Глава 6 выборка из пзу


Содержание

ПЗУ с масочным программированием (ПЗУ)

ПЗУ с масочным программированием, или просто ПЗУ, характеризуется в несколько раз большей плотностью компоновки, чем статические ЗУПВ. Например, на площади, занимаемой статическими ЗУПВемкостью 16К, можно легко разместить ПЗУ емкостью 160К. По сравнению с динамическими ЗУПВПЗУ характеризуется в 2-3 раза большей плотностью упаковки, кроме того, ПЗУ проще в изготовлении, поскольку в них, как это будет показано ниже, используется более простой принцип хранения информации. Таким образом, при массовомпроизводстве ПЗУ оказываются значительно дешевле ЗУПВ(стоимость ПЗУ в расчёте на 1 бит в 4-8 раз меньше, чем для ЗУПВ). Если машинная программа полностью отлажена и не потребует изменений на стадии выполнения, использовать для её хранения ЗУПВ не имеет смысла. Программы или микропрограммы, хранящиеся в ПЗУ, занимают меньше места и обходятся дешевле (т.е. как программно-аппаратное обеспечение). В тех случаях, когда программы должны занимать минимальное пространство (как, например, в терминальном оборудовании и в микрокалькуляторах), для хранения неизменяемой части программ целесообразно использовать ПЗУ.

Другое преимущество использования ПЗУ в качестве носителя программного обеспечения заключается в том, что корпус ПЗУ с записанным программным обеспечением, монтируется в микрокалькуляторе или ЭВМ посредством металлических контактов или выводов без использования каких-либо электромеханических устройств. Если же носителем программного обеспечения является ЗУПВ, то программы перед использованием необходимо загрузить в память, что выполняется обычно с помощью электромеханических устройств, например, устройства считывания с МЛ, оптического диска, флэш-памяти и др. Это оборудование требует обслуживания и поэтому ненадёжно и дорого.

ПЗУ используется не только для хранения простого неизменяемого программного обеспечения, но и во многих других случаях.

На рис. 6.23 представлено ПЗУ на диодах, в котором используется схемы на биполярных транзисторах (ТТЛ или ЭCЛ).ПЗУ содержит два дешифратора ДШ, при этом часть кода поступает на один ДШ, а часть – на другой. Первым ДШ выбирается одна из горизонтальных линий, на которой, таким образом, возникает положительное напряжение, в то время как напряжение на всех остальных линиях равно нулю. Положительное напряжение с выбранной горизонтальной линии поступает только на те вертикальные линии, которые связаны с ней диодами (у некоторых диодов соединения с линиями отсутствуют). Второй ДШ разрешает прохождение выходного сигнала одного из усилителей считывания на выход ЗУ. В результате из ПЗУ считывается один бит информации.

В отличие от ПЗУ на рис. 6.23, которое является одноразрядным, ПЗУ на рисунке 6.24, имеющее только один ДШ, относится к многоразрядным, поскольку на его выходах появляются одновременно все разряды слова.

Входы выбора кристалла (или разрешения кристалла) служат для запрета происхождения выходных сигналов кристалла ПЗУ (если на входе выбора действует сигнал 0), или разрешения прохождения выходных сигналов (если на входе выбора уровень 1).

Рисунок 6.23 – ПЗУ с двухкоординатной выборкой на полупроводниковых диодах

Рисунок 6.24 – ПЗУ с пословной выборкой на МОП-транзисторах

В настоящее время ПЗУ на биполярных транзисторах обладают временем выборки 20-50 нс и более, в то время как ПЗУ на МОП-транзисторах обеспечивают время выборки 200-500 нс. С увеличением емкости ЗУ время выборки увеличивается. Ожидается выпуск ПЗУ на МОП-транзисторах емкостью 64К с временем выборки 100 нс и ЭСЛ-ПЗУёмкостью 1К с временем выборки 10 нс.

Программируемые ПЗУ (ППЗУ)

При производстве небольших партий ПЗУ изготовление по заказу потребителя даже одной маски может оказаться слишком дорогостоящим, а время выполнения заказа слишком большим. Поэтому многие предприятия выпускают ПЗУ, программируемые пользователем. В ПЗУ этого типа потребитель может сам записать требуемую ему информацию. Существует много видов ПЗУ, программируемых пользователем. ПЗУ, в которое информацию можно записать только однократно (навсегда), называется программируемым ПЗУ (ППЗУ).

Схемы ЗЭ ППЗУ представлены на рис. 6.25а, б.

Рисунок 6.25 – Запоминающие элементы ПЗУ, программируемого пользователем

На каждом пересечении адресных линий с разрядными имеются последовательно соединённые БТ и плавкая перемычка, либо диод и плавкая перемычка. Для записи информации в ППЗУ пользователь должен «пережечь» определённые перемычки путём пропускания через них тока достаточной величины. Кристаллы ППЗУ обычно содержат специальные электронные схемы для формирования пережигающих токов, что увеличивает их площадь на 40-50%.

В ранних серийно выпускаемых ППЗУ плавкие перемычки выполнялись из нихрома. Как выяснилось, пережженные нихромовые перемычки имеют тенденцию к постепенному самовосстановлению. Дело в том, что расплавление нихрома происходит без кислорода под защитным слоем, и расплавленный порошок нихрома постепенно кристаллизуется, что и приводит в конце концов к восстановлению перемычки.

Чтобы избавиться от самовосстановления перемычек, они изготавливаются, например, из поликремния, сплава титана с вольфрамом, из силицида платины и т.д.

Постоянное запоминающее устройство с последовательной выборкой

Номер патента: 682949

Текст

О П-ИбА-.-Н И Е ИЗОБРЕТЕНИЯ р 11 682949 Союз Советских Социалистических Республик(23) Приорит СССР по делам изобретений и открытий(45) Дата бликования описания 30.08.7(71) Заявите 54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТ С ПОСЛЕДОВАТЕЛЬНОЙ ВЪБОРКОЙласти цифроможет быть и цифровых ения инфорв процессе нстант, табления часто стовых проУ содержат регистры адр ифратор и накопитель (1 ста Наиболее близким техническим решением к изобретению является ПЗУ с. последовательной выборкой, содержащее последовательно соединенные регистр адреса, дешифратор и накопитель, информационные выходы которого соединены соответственно с первыми и вторыми информационными входами регистра числа, первый вход установки в О которого соединен с шиной сброс (2.При хранении в данном ПЗУ постоянной информации большого объема в двоичном коде (например, при хранении в ПЗУ монотонно изменяемой последовательности двоичных чисел) последняя обладает большой избыточностью, что приводит к уменьшению быстродействия, увеличению объема накопителя и усложнению устройства. 0 Изобретение относится к обой вычислительной техники использовано в ПЗУ ЦВМрограммных устройств.ПЗУ предназначены для храации, которая не изменяетсешения задачи: различных киц, подпрограмм для вычистречающихся функций, трамм и т. д.Известные ПЗа и числа, деш Цель изобретения — упрощение устройства и повышение его быстродействия.Поставленная цель достигается тем, что предложенное устройство содержит ключи триггер режима считывания, вход которого подключен и управляющему выходу накопителя, а выход — и одному из входов ключа, другой вход которого подключен к шине сброс, выход ключа соединен со вторым входом установки в О регистра числа.Структурная схема устройства пред в- лена на чертеже.Оно содержит последовательно соединенные регистр 1 адреса, дешифратор 2 и накопитель 3 с информационными выходами 4 и управляющим выходом 5, регистр 6 числа, первый вход 7 установки в О которого соединен с шиной сброс 8, второй вход 9 установки в О — с ключом 10, подключенным к триггеру 11 режима считывания.Рассмотрим работу ПЗУ, предназначенного для хранения двенадцати (т+и) -разрядных двоичных чисел, представленных в табл. 1 (исходная матрица информации для записи в накопителе).Перед записью двоичной информации в накопитель 3 производят ее поразрядный анализ для определения избыточности этой информации.682949 Таблица 1 Разряды Числа1 777+ 1 т+2,Для определения числа запоминающихэлементов эту избыточную информацию устраняют применением кода позиций пе рсходов, при котором запись в накопителепроизводится только один раз, а остальная повторяющаяся информация из числа в число описывается с одних и тех же запомиТабл. 2 содержит преобразованную мат 20 рицу информации для записи в накопителе. Таблица 2 Разряды Числа тт 2т+1 УР т+и где— записанные в коде позиции переходов символы;УР — управляющий разряд накопителя, хранящий признак смены 25вида кодирования информации. Эффективность применения ций переходов для разрядной накопителя 3 определяетсяК(Р кода позиинформации из условия 30 где 1( — число 1 в -ом столбце при егокодировании в коде позиций переходов; 35Р — число 1 в 7-ом столбце при егокодировании в двоичном коде.Условие (1) выполняется для числе от пятого до восьмого в разрядах от (т+ 1) до (7 и+и), которые записывают в коде по зиций переходов (см. табл. 2). Оставшуюся информацию записывают в накопитель в 1 2 3 5 6 7 8 9 10 11 12 0 1 0 1 0 1 0 1 0 1 0 1 1 2 3 4 5 6 7 8 9 10 11 12 1 0 1 0 1 0 1 0 1 0 1 0 4Из табл, 1 видно, что числа с пятого по восьмое в разрядах от (т+1) до (т+и) имеют монотонные группы символов, т. е. избыточную информацию. нающих элементов при помощи управляющего разряда 12, накопителя 3, триггера 11режима считывания и ключа 10. двоичном коде. Все числа в разрядах от 1 до 7 и записывают в массив 13 запоминающих элементов накопителя 3, а считывание осуществляется первым регистром 14 из триггеров с раздельными входами регистра числа 6. Все числа в разрядах от (т+1) до (т+и) записывают в подмассив 15 запоминающих элементов накопителя 3 и считывают вторым регистром 16 из триггеров со счетными входами регистра 6.В исходном состоянии ПЗУ, когда хранимая информация записана в этом устройстве, регистр 1 адреса, дешифратор 2, триггер 11 режима считывания установлены в О, При этом с триггера 11 режима считывания подается разрешающий потенциал на второй вход ключа 10,В первом цикле работы ПЗУ на шину 8 подается сигнал сброс, который непосредственно сбрасывает в О регистр 14 из триггеров с раздельными входами, а че.рез открытый ключ 10 осуществляется сброс триггеров регистра 16.В следующем цикле работы поступающий код адреса обеспечивает подачу на выход устройства кода числа, соответствующего адресу.В следующем цикле работы поступающий код адреса обеспечивает подачу на выход устройства кода числа, соответствующего адресу. Когда условие (1) не выполняется, ПЗУ работает как обычное, запоминая поступившую информацию в двоичном коде в массивах 13 и 15 накопителя. При этом в управляющий разряд 12 накопителя ничего не записывается, так как записи в коде позиции переходов не произошло,С выхода разряда 12 накопителя 3 на вход триггера 11 режима считывания сигнал не поступает, и очередным сигналом сброс регистры 14 и 16 устанавливаются в состояние О (сигнал 1 на выходе триггера 11).При выполнении условия (1) для последующих чисел в последнем числе, записанном в двоичном коде, в разряде 12 запоминается 1, указывающая на признак кодирования последующих чисел (в числах с пятого по восьмое для разрядов (т+1, т+2, , т+и) в коде позиций переходов. В этом случае на выходе разряда 12 накопителя 3 формируется управляющий сигнал, устанавливающий триггер 11 во второе устойчивое состояние, При этом выходной нулевой потенциал триггера 11 запрещает по второму входу ключа 10 поступление сигнала сброс на вход регистра 16 в очередном цикле выборки информации из накопителя 3. В этом случае при считывании очередного числа с регистра 14 считывается информация в двоичном коде согласно коду адреса, а с регистра 16 считывается информация, записанная в последнем числе до переключения триггера 11. Когда подмассив 15 запоминающих элементов накопителя 3 для хранения информации в коде позиций переходов заканчивается и последующее число записано в двоичном коде, то в разряд 12 накопителя 3 последнего восьмого числа данного подмассива записывается 1 н при его считывании на выходе разряда 12 накопителя 3 появляется сигнал, устанавливающий триггер 11 в исходное состояние. Сброс 10 всех разрядов регистра 16 в нулевое состояние перед каждой записью информации, выбранной из подмассива 15 запоминающих элементов накопителя 3 для записанных в двоичном кодс чисел, обсспечн вастся клочом 10. Формула изобрстснняПостоянное запоминающее устройство с20 последовательной выборкой, содержащеепоследовательно соединенные регистр адреса, дешифратор и накопитель, информационные выходы которого соединены соответственно с первыми и вторыми информаци 25 онными входами регистра числа, первыйвход установки в О которого соединен сшиной сброс, отличающийся тем,что, с целью упрощения устройства и повышения его оыстродействия, оно содержит30 ключ и триггер режима считывания, входкоторого подключен к управляющему выходу накопителя, а выход к одному извходов ключа, другой вход которого подключен к шине сброс, выход ключа сое 35 динен со вторым входом установки в 0регистра числа.Источники информации,принятые во внимание при экспертизе1. Крайзмер Л. П. Быстродействующие40 ферромагнитные запоминающие устройства. М. — Л., 1964, с. 315.2. Дроздов Е, А., Комарницкий В. А.,Пятибратов А. П. Многопрограммные цифровые вычислительные машины, М., Воен 45 издат, 1974, с. 213.682949 Составитель И. ЗагинайкоТехред А. Камышникова Редактор Л. Утехина Коррсктор Е. Хмелева Типография, пр. Сапунова, 2 Заказ 1787/15 Изд. Мо 493 Тираж 681 ПодписноеНПО Поиск Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5

Заявка

ПРЕДПРИЯТИЕ ПЯ М-5156

ВЕСЕЛЫЙ ВИКТОР ПАВЛОВИЧ, СВИЩ ВЛАДИМИР МИТРОФАНОВИЧ

МПК / Метки

Код ссылки

Устройство для возведения в квадрат число-импульсных кодов

Номер патента: 1015376

. счетчик 2 записывается квадратединицы. После второго импульса ви-разрядный счетчик 1 записываетсяединица, а в 1 п-разрядный счетчик 2добавляется единица, в результатев нем записано число два. Задержанный импульс с третьего выхода линии3 задержки поступает на вторые входыгруппы элементов И 5. Информацияас выхода первого триггера п-разрядного счетчика 1 переписывается вовторой разряд 1 п-разрядного счетчика2 результата. Второй разряд 1 п-раз-.рядного счетчика 2 устанаьливаетсяв исходное состояние, при этом вырабатывается импульс переноса, поступающий на вход управляющего триггера7 с раздельными входами, которыйустанавливается в исходное состояниеимпульсом, поступающим с второго выхода линии 3 задержки, На триггере 7,запоминается.

Устройство для передачи телеизмерений в число-импульсном коде

Номер патента: 1020848

. импульсов с выходов пер-, вого 4 и второго 5 делителей.Второй счетчик 7, аналогичный первому счетчику б, имеет коэффициент пересчета и.-Счетчик.7 устанав-. ливается в «0». сиихронизирующим импульсом с генератора 3 синхроим-. -пульсов. По .окончании серии импуль сов спреобразователя 1 блок 11 . управления после разделяющей паузы разрешает прохождение импульсов с делителя 5 через первый элемент И 8 на второй счетчик 7. Если первый 46 счетчик б находится в состоянии, отличномот нуля»(т,е, если число импульсов в исходной серии импуль-. сов делится на и . с остатком); то блок 10 сравнения кодов разрешает прохождение импульсов с выхода пер: вого элемента И,8 через второй элемент И 9 на. вход элемента ИЛИ 12. При поступлении на. второй.

Вычитатель частот с представлением информации в число импульсном коде

Номер патента: 1441394

. сигнал «1», разРешающий переключение элемента И-НЕ 5-1,на выходе которого появляются импульсы с частотой, поступающей навход первого канала 1-1,После заполнения счетчика 2-п и-го канала, подключенного к источ» нику сигналов частоты, происходит переключение триггера 3-2, и на его инверсном выходе устанавливается сигнал «1», разрешающей поступление импульсов с элементов И-НЕ 4, на выходе элемента НЕ 6, а следовательно, и на выходе элемента И-НЕ 7 устанавливается сигнал «0», запрещающий поступление сигналов с выходов элементов И-НЕ 5.При этом поступление сигналов с выхода элемента И-НЕ 5-1 на выход 1 прекращается и начинается поступление сигналов с выхода элемента И-НЕ 4-2. После заполнения счетчика 2-2 второго канала происходит.

Преобразователь двоичного кода в число-импульсный код

Номер патента: 943704

. 3. Основной и вспомогательный триггеры состоят из двух элементов И-ИЛИ-НЕ 4 и 5. Результат преобразования поступает на выход 6 преобразования. Между разрядами счетчика 1 вклюцена группа элементов 2 И-ИЛИ 7. Кроме того, преобразователь содержит триггер режима 8, входные элементы И-НЕ 9-10, элемент И-НЕ 11 обнуления, элемент И 12, информационные входы 13-14 преобразователяПреобразователь кода в число импульсов работает следующим образом.В исходном состоянии нулевой разряд счетчика 1 находится в единичном состоянии, а остальные разряды счетчика 1 и триггер переключения 8 на» ходятся в нулевом состоянии, разрешая при этом прохождение информации, которая поступает на входы 13 и 14 в парофазном последовательном коде, через входные.

Устройство для вычисления квадратичной зависимости число импульсных кодов

Номер патента: 627476

. поступает числаимпульсный код числаф 1 вфТ Гдечастота следования импульсов на входерТ — время преобразования.На выходах, разрядов делители частоты1 появляются импульсы с частотой следо-,ванияГ, 2 1 в/2; оР К,/2,7476 4При таком значении коэффициента Кприводятся к единой шкале входные и выходные число-импульсные коды, что обеспечивается с помощью удвоителя частоты 8.(На потенциальные входы элементов И 3в качестве разреша 9 ощего подается код сделители частоты 1. Для согласования разрядов кода числа г 9 с соответствующимизначениями Р; добавлен один разряд делигеля — триггер 2.Включение в устройство удвоители часготы 8 позволяет обеспечить приведение кединой шкале числа входных и выходных 93число-импульсных кодов без существенного.

Глава 6

Устройства управления


Данная глава освещает различные аспекты структурной организации и функцио­нирования устройства управления вычислительной машины.

Функции центрального устройства управления

Устройство управления (УУ) вычислительной машины реализует функции уп­равления ходом вычислительного процесса, обеспечивая автоматическое выпол­нение команд программы. Процесс выполнения программы в ВМ представляет собой последовательность машинных циклов. Детализируем основные целевые функции, реализуемые устройством управления в ходе типового машинного цик­ла [25]. Для простоты примем, что ВМ обеспечивает одноадресную систему ко­манд. При этом, в частности, полагается, что до начала выполнения двухоперандной арифметической команды второй операнд уже находится в процессоре.

Первым этапом в машинном цикле является выборка команды из памяти (этап ВК). Целевую функцию этого этапа будем обозначать как ЦФ — ВК.

За выборкой команды следует этап декодирования ее операционной части (кода операции). Для простоты пока будем рассматривать этот этап в качестве составной части этапа ВК.

Вторая целевая функция — формирование адреса следующей команды. На это выделяется специальный такт работы — этап ФАСК, которому соответствует целевая функция ЦФ-ФАСК.

Далее следует этап формирования исполнительного адреса операнда или адреса перехода, (этап ФИА), на котором УУ реализует функцию ЦФ-ФИА. Функция имеет столько модификации, сколько способов адресации (СА) предусмотрено в системе команд ВМ.

На четвертом этапе реализуется целевая функция выборки операнда (ЦФ-ВО) из памяти по исполнительному адресу, сформированному на предыдущем этапе.

Наконец на последнем этапе машинного цикла действия задаются целевой функцией исполнения операции — ЦФ-ИО. Очевидно, что количество модификаций ЦФ-ИО равно количеству операций, имеющихся в системе команд ВМ.

Порядок следования целевых функций полностью определяет динамику работы устройства управления и всей ВМ в целом. Этот порядок удобно задавать и отражать в виде граф-схемы этапов исполнения команды (ГСЭ). Как и гpaф- микропрограммы, 1СЭ содержит начальную, конечную, операторные и условные вершины. В начальной и конечной вершинах проставляется условное обозначение конкретной команды, а в условной вершине записывается логическое условие, влияющее на порядок следования этапов. В операторные вершины вписываются операторы этапов.

По форме записи оператор этапа — это оператор присваивания, в котором:

* слева от знака присваивания указывается наименование результата действий выполненных на этапе;

* справа от знака присваивания записывается идентификатор целевой функции определяющей текущие действия, а за ним (в скобках) приводится список ис­ходных данных этапа.

Исходной информацией для первого этапа служит хранящийся в счетчике ко­манд адрес AKj текущей команды К(. Процесс выборки команды отображается опе­ратором первого этапа: К, := BK(AKi).

Адрес AKj обеспечивает также второй этап, результатом которого является адрес следующей команды AKi+1, поэтому оператор второго этапа имеет вид: Акы := ФАСК(АК,). В качестве исходных данных для третьего этапа машинного цикла выступают содержащиеся в коде текущей команды способ адресации CAS (он определяет конк­ретную модификацию ЦФ-ФИАО) и код адресной части А,. Результатом стано­вится исполнительный адрес операнда Аисп := ФИА(САi, Ai).

Полученный адрес используется на четвертом этапе для выборки операнда

Результат исполнения операции Р0i, получаемый на пятом этапе машинного цик­ла, зависит от кода операции i-й команды КОп, (определяет модификацию ЦФ-ИО), кода первого операнда 0, и кода второго операнда — результата предыдущей (i-1)-и операции

В соответствии со структурой граф-схемы этапов все команды ВМ можно раз­делить на три типа:

* команды типа «Сложение» (Сл);

* команды типа «Запись» (Зп);

* команды типа «Условный переход» (УП).

Типовые граф-схемы этапов представлены на рис. 6.1.

Видно, что количество этапов в командах типа «Сл» (см. рис. 6.1, а) колеблется от трех (для непосредственной адресации НА) до пяти. При непосредственной адресации второй операнд записан в адресной части команды, поэтому нет необходимости в реализации устройством управления целевых функций ЦФ-ФИА, ЦФ-ВО. Количество этапов для команд типа «Зп» постоянно и равно четырем (см. рис. 6.1,б) здесь отсутствует необходимость в ЦФ-ВО. Машинный цикл команд типа «УП» состоит из трех этапов (см. рис. 6.1, в), поскольку здесь, помимо выборки операнда, можно исключить и этап ФАСК — действия, обычно выполняемые на этапе, фактически реализуются на этапе ИО.

Рис. 6.1. Типовые граф-схемы этапов исполнения команды: а — «Сложение»; б — «Запись»;

в — «Условный переход»

Оператор этапа исполнения операции для команд «Зп* имеет смысл записи результата предыдущей операции Р0м в ячейку с адресом Аисп:

Местоположение РО^^ определяется кодом операции Копi. Оператор этапа ИО для команд «УП» обеспечивает формирование адреса следующей (i + 1)-й коман­ды в зависимости от Аисп и значения проверяемого условия перехода Уел:

Местоположение проверяемого условия также определяется кодом операции КОп,.i

Модель устройства управления

Для выполнения своих функций УУ должно иметь входы, позволяющие определить состояние управляемой системы, и выходы, через которые реализуется управление поведением системы. Модель УУ показана на рис. 6.2 [200]. Годной информацией для устройства управления служат:

* тактовые импульсы — с каждым тактовым импульсом УУ инициирует выполнение одной или нескольких микроопераций;

* код операции — код операции текущей команды поступает из регистра команды и используется, чтобы определить, какие микрооперации должны выполняться в течение машинного цикла;

Рис.6.2 Модель устройства управления

* флаги — требуются устройству управления для оценки состояния ЦП и резуль­тата предшествующей операции, что необходимо при выполнении команд ус­ловного перехода;

* сигналы из системной шины — часть сигналов с системной шины, обеспечиваю­щая передачу в УУ запросов прерывания, подтверждений и т. п.

В свою очередь, УУ, а точнее микропрограммный автомат, формирует следую­щую выходную информацию:

* внутренние сигналы управления — эти сигналы воздействуют на внутренние схемы центрального процессора и относятся к одному из двух типов: тем, кото­рые вызывают перемещение данных из регистра в регистр, и тем, что иници­ируют определенные функции операционного устройства ВМ;

* сигналы в системную шину — также относятся к одному из двух типов: управля­ющие сигналы в память и управляющие сигналы в модули ввода/вывода.

Структура устройства управления

Как уже отмечалось ранее, процесс функционирования ВМ состоит из последова­тельности элементарных действий в ее узлах. Такие элементарные преобразова­ния информации, выполняемые в течение одного такта сигналов синхронизации. называются микрооперациями (МО). Совокупность сигналов управления, вызываю­щих одновременно выполняемые микрооперации, образует микрокоманду (MК). В свою очередь, последовательность микрокоманд, определяющую содержание и порядок реализации машинного цикла, принято называть микропрограммой. Сигналы управления вырабатываются устройством управления, а точнее одним из его узлов— микропрограммным автоматом (МГЛА). Название отражает то, что МПА определяет микропрограмму как последовательность выполнения микроопераций.

Микропрограммы реализации перечисленных ранее целевых функций инициируются задающим оборудованием, которая вырабатывает требуемую последовательность сигналов управления и входит в состав управляющей части УУ.

Выполняются микропрограммы исполнительным оборудованием, входящим в состав основной памяти (для ЦФ-ВК и ЦФ-ВО) и операционного устройства ЦФ-ИО). Исполнительным оборудованием для целевых функций ЦФ-ФАСК, ЦФ-ФИА служит адресная часть устройства управления. В обобщенной структуре УУ (рис. 6.3) можно выделить две части: управляющую и адресную.


Управляющая часть УУ предназначена для координирования работы операци­онного блока ВМ, адресной части устройства управления, основной памяти и дру­гих узлов ВМ.

Адресная часть УУ обеспечивает формирование адресов команд и исполнитель­ных адресов операндов в основной памяти.

В состав управляющей части УУ входят:

* регистр команды (РК), состоящий из адресной (Адрес) и операционной (КОп, СА) частей;

* микропрограммный автомат (МПА);

* узел прерываний и приоритетов УПП

Регистр команды РК предназначен для приема очередной команды из запоми­нающего устройства. Микропрограммный автомат на основании результатов расшифровки операционной части команды (КОп, СА) вырабатывает определенную последовательность микрокоманд, вызывающих выполнение всех целевых функций УУ.

Илон Маск рекомендует:  Техника и философия хакерских атак ii (фрагмент [13])

В зависимости от способа формирования микрокоманд различают микропрог­раммные автоматы:

*с жесткой или аппаратной логикой;

*с программируемой логикой.

Организация МПА этих двух типов будет рассмотрена в последующих разде­лах.

Узел прерываний и приоритетов позволяет реагировать на различные ситуации, связанные как с выполнением рабочих программ, так и с состоянием ВМ.

Адресная часть УУ включает в себя:

* операционный узел устройства управления (ОПУУ);

* регистр адреса (РгА);

* счетчик команд (СК).

Регистр адреса используется для хранения исполнительных адресов операндов, а счетчик команд — для выработки и хранения адресов команд. Содержимое РгА и СК посылается в регистр адреса основной памяти (ОП) для выборки операндов и команд соответственно.

ОПУУ, называемый иначе узлом индексной арифметики или узлом адресной арифметики, обрабатывает адресные части команд, формируя исполнительные адреса операндов, а также подготавливает адрес следующей команды при выпол­нении команд перехода. Состав ОПУУ может быть аналогичен составу основного операционного устройства ВМ (иногда в простейших ВМ с целью экономии затрат на оборудование ОПУУ совмещается с основным операционным устройством).

Сказанное об адресной части УУ проиллюстрируем примерами. Пусть в ОПУУ входят два индексных регистра ИР1, ИР2 и индексный сумматор СМИ, как показано на рис. 6.4.

Рис. 6.4. Пример реализации адресной части УУ

Для данной схемы микропрограмма формирования исполнительного адреса имеет вид, представленный на рис. 6.5, а.

ПРИМЕЧАНИЕ Индексы при сокращениях П. (Прием) и В (Выдача) обозначают фазность передаваемого кода. Каждый длоичпый разряд однофазного код передается по одной цепи (и поступает только на вход S соответствующего триггера). Каждый двоичный разряд парафазного кода передается по двум цепям (и поступает на входы S н R соответствующего триггер, при этом не требуется предварительное обнуление трнггера-приеммика.

Выполняемые действия определяются полем способа адресации. Если СА указывает на индексную адресацию относительно ИР1 или ИРг (СА = 1, СА = 2), то по

Рис. 6.5. Микропрограмма формирования: a исполнительного адреса; б— адреса

управляющему сигналу В1ИР11ИР2) индекс адреса из ИРа (ИРг) подается на левый вход сумматора СМИ. Одновременно по управляющему сигналу В1РК на правый вход СМИ поступает адресная часть команды из регистра команды — РК(а). Осуществля­ется микрооперация сложения, результат которой (Аисп) по управляющему сигна­лу П2РгА заносится в РгА. Если СА = 3, то адрес формируется по способу прямой адресации. В этом случае по управляющему сигналу B1PK выполняется микроопе­рация сложения адресной части РК с нулем. Результат сложения по управляюще­му сигналу П2РгАс выхода СМИ записывается в РгА.

Микропрограмма формирования адреса следующей команды (ЦФ-ФАСК) изображена на рис. 6.5, б. Видим, что естественное формирование адреса следую­щей команды (с помощью СК) не производится, если исполняется команда безус­ловного (БП) или условного (УП) перехода. Такой адрес формируется на этапах ФИА и ИО, он равен исполнительному адресу (если это УП и условие перехода выполняется, или если это БП),

В состав УУ могут также входить дополнительные узлы, в частности узел орга­низации прямого доступа к памяти. Этот узел обычно реализуется в виде самосто­ятельного устройства — контроллера прямого доступа к памяти (КПДП). КПДП обеспечивает совмещение во времени работы операционного устройства с процессом обмена информацией между ОП и другими устройствами ВМ, тем самым повышая общую производительность машины.

Довольно часто регистры различных узлов УУ объединяют в отдельный узел управляющих (специальных) регистров устройства управления.

Все множество технологий, используемых при реализации микропрограммых автоматов устройств управления.

Все множество технологий, используемых при реализации микропрограммых автоматов управления, можно свести к двум категориям:

*МПА «жесткой» логикой или аппаратурной реализацией;

*МПА с программируемой логикой.

Микропрограммный автомат с жесткой логикой

Обычно тип микропрограммного автомата (МПА), формирующего сигналы управления, определяет название всего УУ. Так, УУ с жесткой логикой управления имеет в своем составе МПА с жесткой (аппаратной) логикой. При создании такого. МПА выходные сигналы управления реализуются за счет однажды соединенных между собой логических схем.

Типичная структура микропрограммного автомата с жесткой логикой управления показана на рис. 6.6.

Исходной информацией для УУ (см. рис. 6.2) служат: содержимое регистра команды, флаги, тактовые импульсы и сигналы, поступающие с шины управле­ния.

Код операции, хранящийся в РК, используется для определения того, какие СУ и в какой последовательности должны формироваться, при этом, с целью уп­рощения логики управления, желательно иметь в УУ отдельный логический сиг­нал для каждого кода операции (I0, I1, . Ik). Это может быть реализовано с по­мощью дешифратора. Дешифратор кода операции преобразует код j операции. поступающей из регистра команды (РК), в единичный сигнал j’-м выходе.

Машинный цикл выполнения любой команды состоит из нескольких тактов. Сигналы управления, по которым выполняется каждая микрооперация, должны вырабатываться в строго определенные моменты времени, поэтому все СУ «привязаны» к импульсам синхронизации (СИ), формируемым узлом синхроимпульсов. Период СИ должен быть достаточным для того, чтобы сигналы успели распространиться по трактам данных и другим цепям. Каждый СУ ассоциируется одним из тактовых периодов в рамках машинного цикла. Формирование сигналов, отмечающих начало очередного тактового периода, возлагается на синхронизатор. Синхронизатор содержит счетчик тактов, осуществляющий подсчет СИ. Узел синхроимпульсов после завершения очередного такта работы добавляет к содержимому счетчика тактов единицу. К выходам счетчика подключен дешифратор, с которого и снимаются сигналы тактовых периодов: Tlt. Т„. В i

u состоянии счетчика тактов, то есть во время i-ro такта, дешифратор тактов вырабатывает единичный сигнал на своем i-м выходе. При такой организации в УУ должна быть предусмотрена обратная связь, с помощью которой по окончании цикла команды счетчик тактов опять устанавливается в состояние Тi.

Дополнительным фактором, влияющим на последовательность формирования СУ являются состояние осведомительных сигналов (флагов), отражающих ход вычислений, и сигналы с шины управления. Эта информация также поступает на вход УУ, причем каждая линия здесь рассматривается независимо от остальных.

Процесс синтеза схемы МПА с жесткой логикой называется структурным син­тезом и разделяется на следующие этапы:

* выбор типа логических и запоминающих элементов;


* кодирование состояний автомата;

* синтез комбинационной схемы, формирующей выходные сигналы.

Чтобы определить способ реализации МПА с жесткой логикой, необходимо описать внутреннюю логику УУ, формирующую выходные сигналы управления, как булеву функцию входных сигналов. Канонический метод структурного синте

Рис.6.7. Фрагмент схемы управления сигналом

за МПА был предложен В. М. Глушковым. Согласно этому методу, задача синтеза автомата сводится к синтезу комбинационной схемы путем построения системы логических функций с последующей их минимизацией.

Принцип построения логических схем формирования управляющих сигнал поясняется на рис. 6.7. Здесь показан фрагмент схемы, обеспечивающей выработку управляющего сигнала Ск в /-м и S-м тактах выполнения команды с кодом о рации/ причем сигнал Сk появляется в i такте только при значениях осведомительных сигналов х1 = 1 и х3 = 1, а в S-м такте всегда.

Таким образом, название «жесткая логика» обусловлено тем, что каждой микропрограмме здесь соответствует свой набор логических схем с фиксированными связями между ними. При реализации простой системы команд узлы МПА с жесткой логикой экономичны и позволяют обеспечить наибольшее быстродействие из всех возможных методов построения МПА. Однако с возрастанием сложности системы команд соответственно усложняются и схемы автоматов с жесткой логи­кой, в результате чего уменьшается их быстродействие. Второй недостаток МПА с жесткой логикой — малая регулярность, а следовательно, и большие трудности при размещении УУ такого типа на кристалле интегральной микросхемы.

Микропрограммный автомат с программируемой логикой

Принципиально иной подход, позволяющий преодолеть сложность УУ с жесткой логикой, был предложен британским ученым М. Уилксом в начале 50-х годов [224]. В основе идеи лежит тот факт, что для инициирования любой микрооперации достаточно сформировать соответствующий СУ на соответствующей линии уп­равления, то есть перевести такую линию в активное состояние. Это может быть представлено с помощью двоичных цифр 1 (активное состояние — есть СУ) и О (пассивное состояние — нет СУ). Для указания микроопераций, выполняемых в данном такте, можно сформировать управляющее слово, в котором каждый бит соответствует одной управляющей линии. Такое управляющее слово называют микрокомандой (МК). Таким образом, микрокоманда может быть представлена управляющим словом со своей комбинацией нулей и единиц. Последовательность микрокоманд, реализующих определенный этап машинного цикла, образует микропрограмму. В терминологии на английском языке микропрограмму часто называют firmware, подчеркивая тот факт, что это нечто среднее между аппаратур <hardware) и программным обеспечением (software). Микропрограммы для каждой команды ВМ и для каждого этапа цикла команды размещаются в специальном ЗУ, называемом памятью микропрограмм (ПМК). Процесс формирования можно реализовать, последовательно (с каждым тактовым импульсом) извлекая микрокоманды микропрограммы из памяти и интерпретируя содержащуюся в информацию о сигналах управления.

Аналогичную идею, независимо от Уилкса, в 1957 голу выдвинул российский ученый Н.Матюхин. Предложенное им УУ с программируемой логикой было реализовано в 1962 году в специализированной ВМ «Тетива», предназначенной для системы противовоздушной обороны.

Идея заинтересовала многих конструкторов ВМ, но была нереализуема, поскольку требовала использования быстрой памяти относительно большой емкости. Вновь вернулись к ней в 1964 году, в ходе создания системы IBM 360. С тех пор устройства управления с программируемой логикой стали чрезвычайно популярными и были встроены во многие ВМ. В этой связи следует упомянуть запатентованный академиком В. М. Глушковым принцип ступенчатого микропрограммирования который он впервые реализовал в машине «Проминь».

Принцип управления по хранимой

в памяти микропрограмме

Отличительной особенностью микропрограммного автомата с программируемой логикой является хранение

микрокоманд в виде кодов в специализированном за­поминающем устройстве — памяти микропрограмм. Каждой команде ВМ в этом ЗУ в явной форме соответствует микропрограмма, поэтому часто устройства уп­равления, в состав которых входит микропрограммный автомат с программируе­мой логикой, называют микропрограммными.

Типичная структура микропрограммного автомата представлена на рис. 6.8. В составе узла присутствуют: память микропрограмм (ПМП), регистр адреса мик­рокоманды (РАМ), регистр микрокоманды (РМК), дешифратор микрокоманд (ДшМК), преобразователь кода операции, формирователь адреса следующей мик­рокоманды (ФАСМ), формирователь синхроимпульсов (ФСИ).

Рис.6.8. Микропрограммный автомат с программируемой логикой

Запуск микропрограммы выполнения операции осуществляется путем передачи кода операции из РК на вход преобразователя, в котором код операции преобразуется в начальный (первый) адрес микропрограммы Д. Этот адрес поступает через ФАСМ в регистр адреса микрокоманды. Выбранная по адресу А из ПМП микрокоманда заносится в РМК. Каждая микрокоманда в общем случае содержит микрооперационную (МО) и адресную (А) части. Микрооперационная часть микрокоманды поступает на дешифратор микрокоманды, на выходе которого образуются управляющие сигналы Сi, инициирующие выполнение микроопераций в исполнительных устройствах и узлах ВМ. Адресная часть микрокоманды подается ФАСМ, где формируется адрес следующей микрокоманды Амк. Этот адрес может зависеть от адреса на выходе преобразователя кода операции Ан адресной части текущей микрокоманды А и значений осведомительных сигналов (флагов) X, по­ступающих от исполнительных устройств. Сформированный адрес микрокоман­ды снова записывается в РАМ, и процесс повторяется до окончания микропро­граммы.

где NMK — общее количество микрокоманд; Ncy — общее количество формируе­мых сигналов управления. . В свою очередь, необходимая емкость памяти микропрограмм равна

Глава 6 выборка из пзу

Строковое ПЗУ соответствует полной матрице системы логических функций (рис. 20.4). Сначала рассмотрим биполярные ПЗУ.

Рис. 20.5. Схема — основа диодного ПЗУ

Основой биполярных ПЗУ (рис. 20.6) является простая диодно-резистивная схема (рис. 20.5).

Когда плавкая перемычка разрушается, разрушается связь между элементом и матрицей, что соответствует его отсутствию. Если перемычка не разрушена, ток течет согласно рисунку при подаче на вход высокого уровня напряжения (логической единицы для положительной логики).

Падение напряжения на резисторе даст на выходе высокий уровень напряжения — логическую единицу. Таким образом, в диодных матрицах наличие диода соответствует записи логической единицы (рис. 20.6). Там, где существует диод, записана единица, а там, где его нет, — ноль.

Рис. 20.6. Строковое ПЗУ

ПЗУ с выборкой одного разряда

На рисунке 20.7 изображено ПЗУ с выборкой одного разряда. Второй дешифратор из выбранной строки выбирает нужный разряд. Для упрощения на схемах присутствие диода отображается в виде небольшого крестика.

Рис. 20.7. ПЗУ с выборкой одного разряда

СППЗУ — Стираемые программируемые постоянные запоминающие устройства

Цифровые полупроводниковые микросхемы памяти предназначены для применения в оперативных (ОЗУ) и постоянных (ПЗУ) запоминающих устройствах. Наиболее распространены БИС памяти с произвольной выборкой, основной частью которых является накопитель — матрица запоминающих элементов (элементов памяти), каждый из которых предназначен для хранения одного бита информации. Совокупность элементов представляет собой информационную емкость БИС. С помощью систем шин строк Х и столбцов Y возможна выборка произвольного элемента памяти.

Микросхемы ПЗУ хранят информацию при отключении источника питания, тогда как в микросхемах ОЗУ она теряется.

Важнейшими параметрами элемента памяти являются площадь, занимаемая им на кристалле, и потребляемая мощность. Для достижения максимальной информационной емкости площадь элемента, а значит, и размеры транзисторов (длина, ширина канала и др.) должны быть минимальными. Они зависят от разрешающей способности фотолитографии, задающей минимальный топологический размер. При сравнении элементов памяти разных типов удобно оценивать их площадь не в абсолютных, а в относительных единицах — числом литографических квадратов со стороной. Относительная площадь характеризует «качество» схемотехники и топологического проектирования элементов памяти.

Репрограммируемые ПЗУ хранят информацию при отключенном источнике питания. Ввод информации называют программированием. Установку элементов памяти в исходное одинаковое состояние, соответствующее хранению лог. О (или лог. 1), называют стиранием информации. В зависимости от типа элементов памяти оно может осуществляться электрическим или неэлектрическим способом. Соответствующие устройства обозначают ЭСППЗУ (электрически стираемые программируемые ПЗУ) или СППЗУ. В СППЗУ стирание осуществляется сразу для всех элементов накопителя, в ЭСППЗУ его можно произвести в отдельной строке и даже в произвольно выбранном одном элементе. Стирание и последующее программирование образуют цикл перепрограммирования.

Элементы памяти основываются на бистабильных МДП-транзисторах, которые могут находиться в одном из двух состояний, соответствующих хранению лог. 1 или лог. О. Наиболее распространенными являются транзисторы с «плавающим» затвором, у которых между управляющим затвором и подложкой расположен второй затвор, со всех сторон окруженный диэлектриком. Потенциал второго затвора изменяется в зависимости от заряда на нем, отсюда и название «плавающий». Хранимая информация определяется зарядом на плавающем затворе.

Элементы СППЗУ

В отличие от постоянных запоминающих устройств (ПЗУ) и однократно программируемых постоянных запоминающих устройств (ППЗУ), которые не допускают изменения однажды записанной информации, в стираемых ПЗУ информацию можно перезаписывать многократно. Стирание информации производится с помощью ультрафиолетового облучения. Длительность хранения записанной информации может доходить до нескольких лет и более. Поэтому стираемые ПЗУ часто называют энергонезависимой памятью (памятью с сохранением информации при выключении электропитания). Существует много различных типов стираемых ПЗУ незначительно отличающихся принципами действия и структурой, причем каждый тип имеет свои разновидности.

Электрически программируемые ПЗУ (ЭППЗУ) не требуют для стирания информации ультрафиолетового облучения. Запись и удаление информации из запоминающего элемента производится с помощью приложения высокого напряжения. Примером ЭППЗУ является структура с плавающим затвором и туннельным переходом (ПЛТМОП). В таких ПЗУ информация стирается электрически последовательно бит за битом.

В настоящее время моделирование и оптимизация конструкции ЭСППЗУ осложнено отсутствием модели запоминающего элемента, основой которого является участок с туннельным окислом. Для модели требуется создание схемы замещения этого участка на основе анализа элементной базы низковольтовых ЭСППЗУ, а также методики расчета и оптимизации конструкции ячейки.

В случае хранения лог. 1 на плавающем затворе существует отрицательный заряд электронов и пороговое напряжение по управляющему затвору, получается высоким (несколько вольт). Если хранится лог. О, то заряд на плавающем затворе равен нулю или положителен, тогда пороговое напряжение, низкое (или даже отрицательное). Так как токи утечки диэлектрика ничтожно малы, то время хранения, являющееся важным параметром элемента памяти, большое. По оценкам оно превышает 10 лет при повышенной температуре (70. 100’С), когда токи утечки максимальны.

В режиме считывания на шину выбранной строки подают напряжение, лежащее в пределах порогового, а на шины остальных строк — напряжение, меньшее порогового, так что в элементах памяти этих строк транзисторы закрыты. В выбранной строке транзисторы будут открытыми или закрытыми в зависимости от хранимой информации. Следовательно, в шине выбранного столбца в случае хранения лог. 0 будет протекать ток, а в случае хранения лог. 1 ток равен О. Ток в шине столбца воспринимается усилителем считывания. Время считывания определяется значением тока, чувствительностью и быстродействием усилителя и других схем обслуживания. Оно того же порядка, что и в СБИС ОЗУ.

В режиме программирования напряжение на шине выбранного столбца устанавливается высоким (около 15..20 В), если необходимо создать отрицательный заряд на плавающем затворе (запрограммировать лог. 1). В противном случае это напряжение равно 0. Напряжение на шине выбранной строки также устанавливается высоким, причем большим напряжения программирования столбца. Программирование основано на инжекции горячих электронов в окисел у стокового конца канала. Они генерируются в сильном электрическом поле, высокая напряженность которого обусловлена малой длиной канала и большим напряжением программирования. Число инжектированных электронов пропорционально току канала, составляющему несколько миллиампер. Так как напряжение на управляющем затворе выше, чем на стоке, в диэлектрике существует вертикальная составляющая вектора напряженности электрического поля, благодаря которой инжектированные в окисел электроны дрейфуют к плавающему затвору и накапливаются на нем. Ток через диэлектрик очень мал (единицы пикоампер), поэтому время программирования одного элемента памяти весьма велико (около 1 мс) и на 4 порядка превышает время считывания.


Стирание (удаление электронов с плавающего затвора) производится облучением кристалла ультрафиолетовым светом, для чего в корпусе микросхемы предусматривается окно с кварцевым стеклом. Под действием света электроны приобретают энергию, достаточную для перехода с плавающего затвора в диоксид. Далее они дрейфуют в подложку, потенциал которой должен быть выше, чем на управляющем затворе. Время стирания порядка 1 мин. Для проведения этой операции микросхема должна быть извлечена из устройства и поставлена в специальную установку стирания, что практически не всегда удобно, причем стирается содержимое всего накопителя.

В каждом цикле перепрограммирования происходят небольшие изменения в физической структуре элемента. Протекание токов через диоксид приводит к захвату в нем электронов ловушками и образованию дополнительного поверхностного заряда. Установлено, что после большого числа циклов разность порогового напряжения 0 и 1 уменьшается. Поэтому существует максимально допустимое число циклов перепрограммирования (около 103).

Достоинством рассмотренного элемента является его простота и малая площадь (6. 10 литографических квадратов). Это позволяет создавать СБИС большой информационной емкости (1 Мбит и выше).

Глава 6 выборка из пзу

Память может быть внутренней и внешней. Внешней называют память на магнитных, оптических дисках, лентах и т.п. Внутренняя память выполняется, чаще всего, на микросхемах. Внутренняя или основная память может быть двух типов: оперативное запоминающее устройство (ОЗУ) или ЗУ с произвольной выборкой (ЗУПВ) и постоянное ЗУ (ПЗУ). ОЗУ, кроме того, обозначается — (RAM, Random Access Memory), а ПЗУ — (ROM, Read Only Memory). Получила также распространение Флэш(Flash) память, имеющая особенности и ОЗУ и ПЗУ и энергонезависимая память (Nonvolatile — NV). Последнее название условно, так как ПЗУ и Флэш память, также энергонезависимы. В ОЗУ коды в соответствии с решаемыми задачами постоянно изменяются и полностью пропадают при выключении питания. В ПЗУ хранятся управляющие работой ЭВМ стандартные программы, константы, таблицы символов и другая информация, которая сохраняется и при выключении компъютера. ОЗУ подразделяются на статическую память (SRAM), динамическую (DRAM), регистровую (RG). ПЗУ могут быть: масочными — запрограммированными на заводе изготовителе (ROM), однократно-программируемыми пользователем ППЗУ (PROM или OTP), многократно-программируемыми (репрограммируемыми) пользователем РПЗУ с ультрафиолетовым стиранием (EPROM) или c электрическим стиранием (EEPROM,Flash). Широкое распространение нашли также программируемые логические матрицы и устройства (PLM, PML, PLA, PAL, PLD, FPGA и т.д.) с большим выбором логических элементов и устройств на одном кристалле.

В зависимости от типа ЗУ элементом памяти (ЭП) может быть: триггер, миниатюрный конденсатор, транзистор с «плавающим затвором», плавкая перемычка (или ее отсутствие). Упорядоченный набор ЭП образует ячейку памяти (ЯП). Количество элементов памяти в ячейке (длина слова) обычно кратно 2 n (1,4,8,16, 32,64..), причем величины свыше 8-ми достигаются, обычно, группировкой микросхем с меньшим количеством ЭП. Количество ЭП в ЯП иногда называется длиной слова. Основными характеристиками микрсхем памяти являются: информационная емкость, быстродействие и энергопотребление. Емкость ЗУ чаще всего выражается в единицах кратных числу 2 10 = 1024 = 1K. Для длины слова равной биту (одному двоичному разряду) или байту (набору из восьми бит) эта единица называется килобит или килобайт и обозначается Kb или KB.

Каждой из двух в степени «n» ячеек памяти однозначно соответствует «n»- разрядное двоичное число, называемое адресом ЯП. Например, адресом 511-ой ячейки будет число 1 1111 1111(BIN) = 511(DEC) = 1FF(HEX). В программах адреса употребляются в 16-ном формате. Емкость ЗУ часто выражается произведением двух чисел 2 n * m, где 2 n — число ячеек памяти, а m — длина слова ячейки, например 8K * 8 (м/с 537РУ17), т.е. 8192 ячейки размером в один байт. В некоторых справочниках для этой же микросхемы приводится обозначение емкости одной цифрой 64Kбит, что никак не отражает внутреннюю организацию этой микросхемы, такую же емкость могут иметь м/с с организацией 16K * 4, 64K * 1 и т.д.

5.1 ОЗУ СТАТИЧЕСКОГО ТИПА

В качестве элемента памяти используется простейший D-триггер защелка. В микросхеме 537РУ10 каждая ЯП состоит из восьми триггеров и располагаются ячейки на кристалле в виде прямоугольной матрицы.

На рисунке приведены обозначения: n-адресных входов (A0 .. An-1), DIO — двунаправленная восмиразрядная шина данных, вход разрешения выходов —

OE, вход выбора микросхемы —

CS и вход разрешения записи —

WE, который часто обозначают по другому —

WR/RD, подчеркивая этим, что при низком значении сигнала на этом входе производится запись байта, а при высоком уровне — чтение. EO, DI, WR — внутренние сигналы вырабатываемые блоком управления чтением/записью/хранением. Доступ к произвольной ЯПj производится с помощью прямоугольного дешифратора, состоящего из двух обычных дешифраторов, причем k-адресных линий заводится на дешифратор столбцов (DCc), а оставшиеся n-k линий подключены к дешифратору строк (DCr). Количество строк и столбцов будет соответственно равно 2 n-k и 2 k , т.е. общее количество, обслуживаемых ЯП, равно 2 k * 2 n-k = 2 n .

На рисунке внизу показан фрагмент внутренней структуры микросхемы, по которому можно проследить основные режимы ее работы. Здесь же дано условное обозначение микросхемы.

На рисунке схемы с открытым коллектором и третьим состоянием обозначены ОК и Z — соответственно. Точками выделен один (j-ый) из восьми элементов i-ой ячейки памяти. Схема И с номером i = (r * 2 k + c) является одним из 2 n выходных узлов прямоугольного дешифратора, где r и c — номера строк и столбцов матрицы. Инверсный вход (C)hip (S)elect —

CS, во всех микросхемах, где он встречается, служит для приведения схемы в рабочее состояние низким уровнем сигнала на этом входе.

CS = 1 (пассивный уровень), микросхема — не выбрана и операции с ней производить невозможно. Из рис. видно, что в этом случае на L-входе D-триггера — ноль, запись невозможна и триггер хранит ранее записанный бит. Прочитать выходной код — Q тоже нельзя, т.к. на прямом входе EO разрешения выхода запрещающий нулевой сигнал и вход/выход DIOi находится в третьем состоянии.

CS = 0, схемы ИЛИ-НЕ разблокируются и дальше все зависит от значений сигналов

В режиме записи сигнал

WE = 0. Поэтому независимо от значения сигнала

OE на входе схемы, внутренний сигнал EO, тоже равен 0, и чтение данных во время записи невозможно. На верхнем входе элемента Иi — единица и, если на адресных входах код An-1,An-2. A1,A0(BIN) = i(DEC), то сигналы на линиях Yr и Yc тоже равны 1 и триггер ij прозрачен для записи входной информации DIOj.

В режиме чтения

OE=0 и при Yr=Yc=1, выходной сигнал

Q после инверсии элементом Иij с открытым коллектором проходит на выход DIOi.

Следует обратить внимание на то, что выходы всех 2^n j-ых элементов памяти должны подключаться к общему j-му выводу микросхемы — DIOj. Такое объединение выходов возможно с помощью схемного либо монтажного И(ИЛИ). Монтажное И(ИЛИ) не требует дополнительных схем и может выполняться на элементах с открытым коллектором или с третьим состоянием. Внутри рассматриваемой схемы j-е выходы ЭП объединены на общем резисторе Rj, служащем нагрузкой элементов И-НЕij с открытым коллектором.

Илон Маск рекомендует:  Что такое код accessresource

Для увеличения информационной емкости,отдельные микросхемы группируются в банки и их одноименные выходы должны объединяться. По этой причине выходы всех микросхем памяти также выполняются с открытым коллектором либо с третьим состоянием.

В ЭВМ статическое ОЗУ используется в быстродействующей Cash-памяти.

5.2 ОЗУ ДИНАМИЧЕСКОГО ТИПА

В качестве элемента памяти используется микроконденсатор в интегральном исполнении, размеры которого значительно меньше D-триггера статической памяти. По этой причине, при одинаковых размерах кристалла, информационная емкость DRAM выше, чем у SRAM. Количество адресных входов и габариты должны увеличиться.Чтобы не допустить этого, адресные линии внутри микросхемы разбиваются на две группы, например старшая и младшая половина. Две одноименные k-линии каждой группы подключаются к двум выходам внутреннего k-го демультиплексора «1 в 2», а его вход соединяется с k-ым адресным входом микросхемы. Количество адресных входов, при этом уменьшается в два раза, но зато передача адреса в микросхему должна производиться, во-первых в два приема, что несколько уменьшает быстродействие, и во-вторых потребуется дополнительный внешний мультиплексор адреса.В процессе хранения бита конденсатор разряжается. Чтобы этого не допустить заряд необходимо поддерживать.

Суммируя, можно перечислить чем отличается динамическое ОЗУ от статического: 1)мультиплексированием адресных входов, 2)необходимостью регенерации хранимой информации, 3)повышенной емкостью (до нескольких Мбит), 4)более сложной схемой управления. На рисунке внизу приведено условное обозначение м/с 565РУ7 емкостью 256K*1 (2 18 K) и способ подключения 18-ти линий адреса к девяти адресным входам с помощью 9-ти мультиплексоров «2 в 1», например трех счетверенных селекторов-мультиплексоров типа 1533КП16.

Элементы памяти расположены на кристалле в виде матрицы 512 * 512 = 2 9 * 2 9 , управляемой двумя линейными дешифратороми строк и столбцов, каждый с 9-ю адресными входами. Если сигнал строка/столбец

R/C на входе выбора S мультиплексора, равен нулю, то A(0..8) = Y(0..8) и в микросхему передается адрес строки. Этот адрес фиксируется отрицательным фронтом строба адреса строк

R/C = 1 на выходы мультиплексора передается адрес столбцов A(9..17), который защелкивается отрицательным перепадом строба адреса столбцов

WE управляет записью/ чтением. Оперативная память персональных ЭВМ — (SIMM, EDO, SDRAM..) является динамической памятью. Время обращения к ней меньше 10нс, а емкость достигает 256M в одном корпусе.

5.3 РЕПРОГРАММИРУЕМОЕ ПЗУ

Микросхемы РПЗУ допускают многократное, до сотен тысяч, циклов перепрограммирования на рабочем месте пользователя. Это свойство обеспечивается применением ЭП на МОП транзисторах с «плавающим затвором». Толщина изоляции «плавающего затвора» порядка 200 ангстрем. Информация считается стертой, если на выходах всех ЭП высокий уровень сигнала. В режиме программирования, на выбранный по адресной шине ЭП, куда необходимо записать ноль, подается импульс. Стирание осуществляется УФ-излучением (EPROM), либо электрически (EEPROM). При этом все ячейки переводятся в состояние «1». Записанная информация сохраняется в течение нескольких лет. Одной из м/с этого типа является EPROM 573РФ2 с организацией (2К * 8) и тристабильными выходами.

В Flash-памяти толщина изоляции «плавающего затвора» менее 100 ангстрем, поэтому при перепрограммировании используется туннельный эффект.

5.4 ОДНОКРАТНО ПРОГРАММИРУЕМЫЕ ПЗУ ППЗУ (PROM,OTP)

в качестве элементов памяти имеют набор плавких перемычек, которые в процессе программирования пережигаются импульсами тока. На рис.75 приведена схема ППЗУ.

Для любого значения адресных сигналов найдется единственный выход дешифратора «i» на котором сигнал Yi = 1, на остальных выходах будут нули. Потенциал базы j-транзистора будет зависеть в этом случае только от наличия или отсутствия перемычки fi. Если перемычка есть (fi=1), то на базе высокий уровень сигнала, транзистор открыт и выходной сигнал DOj = 0. Если перемычки нет (fi=0),то DOj=1.Пережиганием перемычек в соответствующих j-битах всех адресов, в микросхему записывается программа и/или данные. Выходной сигнал дешифратора Yi = mi, где mi-минтерм входных переменных A0..An-1.Транзистор с перемычками выполняет роль ИЛИ-НЕ, поэтому сигнал

Ak, если Ak во входном наборе равна 0 и /Ak = Ak, если Ak = 1. Эти формулы соответствуют формулам СДНФ (12), поэтому с помощью ПЗУ с n-адресными входами и m-выходами можно реализовать любые m-логических функций с n-переменными (учитывая инверсию сигнала выходным каскадом).

5.5 ЭНЕРГОНЕЗАВИСИМАЯ ПАМЯТЬ (NVSRAM)


Всякая память сохраняющая данные при отключении внешнего источника питания может считаться энергонезависимой — NonVolatile Memory, однако этот термин больше утвердился за статической оперативной памятью:

с встроенной в микросхему литиевой батарейкой большой емкости .

с дополнительной EEPROM на том же кристалле, причем обмен данными между SRAM и EEPROM производится либо программно либо автоматически при падении/восстановлении напряжения

5.6 УВЕЛИЧЕНИЕ РАЗРЯДНОСТИ ЯЧЕЙКИ ПАМЯТИ (СЛОВА)

Если требуется хранить данные размером в n-бит, а длина слова ячейки памяти m-бит (n>m), то прибегают к наращиванию длины слова. Делается это путем объединения n/m — микросхем в группы, причем все одноименные входы, кроме информационных, соединяются между собой. Например, если требуется динамическая память емкостью 256K с длиной слова равной байту, то необходимо объединить 8 / 1 = 8 микросхем типа 565РУ7, как это показано на рис.

5.7 УВЕЛИЧЕНИЕ КОЛИЧЕСТВА ЯЧЕЕК ПАМЯТИ

Увеличение адресного пространства ЗУ в 2 k раз требует столько же микросхем памяти и «k» дополнительных линий адреса, к уже имеющимся «n»линиям An+k-1, . .An+0, An-1, An-2, . A1, A0. Дополнительные адресные линии An+k-1 .. An+0 должны разбивать требуемое адресное поле на 2 k неперекрывающихся интервалов, покрываемых объемом памяти каждой отдельной микросхемы. Для решения этой задачи требуется дополнительный дешифратор «k в 2 k «. Например, если нужен блок ПЗУ емкостью 2K*4, то потребуется 8 микросхем 256*4 типа 541РТ1 и один дешифратор «3 в 8», как показано на рис.

Одноименные j- е выходы микросхем с открытым коллектором соединены с общим нагрузочным резистором Rj. Три старших дополнительных бита адреса A10,A9,A8 выбирают одну из восьми микросхем, а восемь младших бит адреса выводят содержимое одной из 256-ти ячеек памяти на шину данных (ШД).Пусть на шину адреса (ША) поступил код A10..A0 = 11000011010 = 61A. На всех выходах дешифратора, кроме шестого (A10..A8 = 110 =6) будет высокий уровень. Нулевой сигнал

OE1 шестой микросхемы разрешит прохождение записанной информации на выходы, а код 1 1010 = 1A(HEX) = 26(DEC) на адресных входах A7..A0 извлечет содержимое 26-ой ЯП и поместит его на четыре линии шины данных (ШД).

Особенностью метода является необходимость объединения по ИЛИ(И) одноименных выходов микросхем. Это можно выполнить или подключением одноименных выходов к 2 n — входовым схемам ИЛИ(И) для каждого разряда, или выполнять выходные структуры микросхем памяти по схеме допускающей монтажное ИЛИ(И) с открытым коллектором или с третьим состоянием, что целесообразней. По этой причине все микроросхемы памяти выпускаются с такими выходами.

5.8 ПРОГРАММИРУЕМЫЕ ЦИФРОВЫЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

Проектирование современных цифровых устройств невозможно без использования программируемых цифровых ИС (ПЦИС). Они обладают следующими преимуществами перед дискретными элементами: 1)Уменьшение габаритов устройства, 2)Увеличение быстродействия, 3)Повышение надежности, 4)Защита от копирования результатов разработки, 5)Беспрецедентная скорость разработки и модификации проекта, 6)Разработку и модификацию устройства может вести потребитель на своем рабочем столе.

СТРУКТУРА ПЦИС

Схемные характеристики большинства ПЦИС основаны на реализации диз’юнктивной нормальной формы (ДНФ) с помощью элементов И,ИЛИ,ИСКЛЮЧАЮЩЕЕ ИЛИ и инверторов. В состав ПЦИС входят также триггеры, мультиплексоры конфигурации буферы (прямые, инверсные, тристабильные) и программируемые перемычки. Потребительские свойства разрабатываемой потребителем схемы складываются, т.о. из жесткой топологии, закладываемой на заводе и из схемных особенностей проекта программируемых разработчиком (потребителем). Основой ПЦИС является набор матриц И и ИЛИ и макроячеек, включающих триггеры, буферы входов/выходов, элементы управления и обратные связи. Укрупненная структурная схема ПЦИС показана на рис.1.

Входы элементов И матрицы И принято обозначать на схемах (не по ГОСТ’у между прочим) как на рис.2 слева. В середине то же по ГОСТ.

В незапрограммированном виде пермычки находятся на месте. Удаляя (значок X) с помощью программатора перемычки можно получить любое логическое произведение (терм) входных переменных. На рис.2 перемычка от линии x1 до соответствующего входа И удалена. Обычно на входы матриц И заводятся не только прямые, но и инверсные значения переменных. Выходы матриц И, как и положено в ДНФ подключаются к элементам ИЛИ. Внимательно изучите рис.3 и особенно обозначение пересечений без соединения и с соединением проводников.

Выход элемента ИЛИ подключен через управляемый инвертор/повторитель, выполненный на ИСКЛ.ИЛИ (=1), во-первых к входу триггера, во-вторых через мультиплексор MUX1 и управляемый тристабильный буфер к выходу.

Если буфер переведен в третье состояние сигналом E, внешний вывод микросхемы «выход/вход» может служить входом. Через MUX2, также может заводиться сигнал обратной связи с выхода триггера. Cигналы от перемычек F(use)1 и F(use)2 поступают на управляющие входы мультиплексоров «2->1» обеспечивая подключение одного из двух входов к единственному выходу, каждого MUX. Программирование ПЦИС под конкретную задачу может многократно производиться конфигурированием перемычек с помощью специальных программаторов под управлением САПР.

5.9 ЗАДАЧИ И УПРАЖНЕНИЯ

Для приведенной на рисунке микросхемы памяти дайте ответ на три вопроса: а) какой тип памяти изображен на рисунке — ram или rom? б) укажите емкость памяти (количество ячеек) в) чему равна длина слова у этой микросхемы в битах?

Пояснения : 1)Микросхема имеет три управляющих входа: выбор микросхемы

CS, разрешение выходов

OE и разрешение записи

WR, последний вход и определяет принадлежность микросхемы к ОЗУ (ram). 2)Наличие двух адресных входов свидетельствует о 2^2 ячейках памяти. 3)Две линии данных соответствуют длине слова = 2

Найдите логическую функцию на выходе Y матрицы И,ИЛИ ПЦИС.

Пояснения : По принятым в зарубежной литературе обозначениям пред нами две трехвходовых схемы И выходами, подключенные к двум входам ИЛИ. X — обозначает отсутствие перемычки в данном месте. Поэтому ответ: x0*x2 + x0*x1.

Найдите логическую функцию на выходе Y.

Пояснения: На рисунке показаны только задействованные элементы И в каждой макроячейке. Выходной буфер у каждой макроячейки инвертирующий. Поэтому верхняя матрица И,ИЛИ реализует функцию Yi =

h). Сигнал Yi является входным для нижней схемы И, но не поступает на вход верхней, так как сответствующая перемычка разомкнута. Далее продолжите решение самостоятельно. Не забывайте про соотношение двойственности (Де Моргана)!

Глава 6 выборка из пзу

Часовой пояс: UTC + 3 часа [ Летнее время ]

ПРЯМО СЕЙЧАС:

Информация

Запрошенной темы не существует.

Часовой пояс: UTC + 3 часа [ Летнее время ]

Глава 6 выборка из пзу

Данное приложение предназначено для более глубокого и детального ознакомления со схемотехникой компьютера Scorpion ZS
256, что необходимо для проведения работ по модификации и доработке других компьютеров. Следует сразу оговориться, что эти
работы могут быть проведены лишь опытными пользователями, имеющими практический опыт по работе с микропроцессорной
техникой. Дорабатывать следует только компьютер уже имеющий контроллер дисковода, работающий в системе TRDOS. Также очень
желательно, чтобы такой компьютер имел память не менее 126 Мб. Доработка компьютеров, не удовлетворяющих этим минимальным
требованиям, как показал наш опыт, экономически и практически нецелесообразна. Стоимость работ по доработке платы,
подключению контроллера дисковода, расширению памяти, установке системного разъема и т.д. будет сопоставима со стоимостью
новой современной платы Scorpion ZS 256 Турбо*, не говоря уже о качестве и надежности. Основная цель всех доработок, обеспечить
работу на других Spectaim-совместимых компьютерах Профессионального ПЗУ для компьютера Scorpion ZS 256 (начиная с версии
4.0), в которое встроена поддержка контроллера HDD, CMOS-часов, а также многие многие другие полезные и интересные
возможности. Кроме этого на сегодняшний день все периферийные устройства, разрабатываемые и выпускаемые в нашей стране
более или менее серийно, а это контроллеры IBM клавиатур, мышей, программаторы, контроллер MIDI, контроллер General Sound и
др. рассчитаны на подключение к системному разьему (системной шине) компьютера Scorpion ZS 256 или аналогичным. Данный
системный разьем стал де-факто стандартным. Поэтому доработка евшего компьютера до возможности использовать все эти
разработки может оказаться привлекательной.

Условно, любой Spectrum-совместимый компьютер, с точки зрения схемотехники, можно разделить на следующие основные
блоки:

• Блок видеоконтроллера — схемы, отвечающие за формирование TV -растра и вывода данных из видео-ОЗУ на экран.

• Блок синхронизации работы ЦП и видеоконтроллера. Сюда же можно отнести различные схемы для Турбирования МП.

• Блок дешифрации портов ввода-вывода, и сами порты ввода-вывода.

• Блок управления расширенной памятью —128 Кб и выше.


• Блок управления работой контроллера дисковода и сам контроллер.

Ках правило первый и второй блоки есть в каждом Spectnjm-совмвстимом компьютере. Их построение в значительной степени
влияет не качество компьютера, с точки зрения его работоспособности, надежности, устойчивости к броскам напряжения и т.д. Но на
совместимость с другими компьютерами эти блоки практически не влияют. Исключением являются такие параметры, как период
кадровой развертки, положение и длительность сигнала INT, быстродействие работы компьютера и т. д. Но они в основном влияют на
работоспособность некоторых игровых и DEMO-лрограмм. Не работу нового Проф.ПЗУ (версия 4.0 и выше) эти параметры никак не
влияют.

Блоки дешифрации портов ввода-вывода во многих компьютерах очень похожи, поскольку в каждом компьютере есть порт ввода
с адресом FEh для ввода данных с клавиатуры, порт аывода с адресом FEh для атрибутов Бордюра, магнитофона и звука. Среди
других более-менее стандартных портов следует выделить порт Kempston-Джойстика, имеющий адрес 1Fti, хотя уже здесь
проявляется все многообразие схемотехнических решений. Все остальные порты в различных компьютерах, как правило, сделаны по-
разному, следовательно совместимость программ, использующих ати порты, зачастую, очень невысокая. Это относится к порту
принтера и вспомогательным сигналам, необходимым для его работы, к портам расширения памяти и управления работой
музыкального сопроцессора и т.д. Даже стандартный порт имеющий адрес 7FFDh, а разных компьютерах организован по разному.
Споров и дискуссий на тему порта 7РР0Ь(или FDh- кому как больше нравится) было более чем достаточно.

Поэтому, если ставится задача обеспечить совместимость «железа» того или иного компьютера с Проф.ПЗУ, то необходимо
привести адресацию всех портов, используемых для работы Проф.ПЗУ, в соответствие с адресацией в Scorpion ZS 256. Ниже мы
приводим точные данные об адресации всех портов в Scorpion ZS 256, с информацией о том, какие адресные сигналы используются
при дешифрации того или иного порта, а также о назначении тех или иных разрядов в этих портах. Обладатели фирменных Scorpion
ZS 256 имеют эту информацию в руководстве пользователя, прилагаемому к компьютеру или плате, и могут пропустить данный
раздел.

7.4.1. Распределение портов ввода/вывода

Компьютер Scorpion, наряду со стандартными портами ввода/вывода, содержит ряд дополнительных. В этом разделе
приводится сводная информация обо всех задействованных портах, и, кроме этого, даётся маска выбора, то есть состояние разрядов
микропроцессора (МП) и управляющих сигналов при которых происходит обращение к порту.

1 Порт 7FFDh (32765): полная совместимость с компьютером ZX Spectrum 126

Выборке порта происходит при: а0, а2, а5, а14 = лог. 1; al, a15,WR-, IORQGE- = лог. 0 Назначение разрядов этого порта:

DO—D2 — задается номер страницы ОЗУ, включаемой в область адресов COOOh—FFFFh;

D3 — выбор расположения экранов области. Ноль в этом разряде устанавливает экран в 5 банке ОЗУ ( всегда с адреса 4000h),
единица вызывает вывод на экран области памяти, расположенной в начале 7 банка ОЗУ;

D4 — переключение ПЗУ: О— ZX128,1— ZX48;

D5 — блокировка дальнейшего вывода в порт 7FFDH до тех пор, пока не пройдет аппаратный сброс компьютера. Обычно этот
разряд устанавливается при переходе в режим BASIC—48, что обеспечивает отключение дополнительной памяти. Обращение к порту
7FFDh может происходить только на уровне машинных кодов. Запись любой информации при помощи оператора Basic OUT приведет
либо к сбросу, либо к зависанию компьютера При работе с портом на уровне кодов необходимо запрещать прерывания на время
изменения его содержимого.

2. Порт 1FFDh (8189) — дополнительный порт для управления ресурсами компьютера. Выборка порта происходит при: М1-, аО.
а2. а5 = лог.1; а1, а14, а15. IORQGE- = лог. 0. Этот адрес соответствует второму системному регистру компьютера ZX Spectrum +2А,
однако назначение разрядов другое:

DO — разряд блокировки ПЗУ а области 0—3FFFh; запись 1 разрешает запись и чтение нулевой страницы ОЗУ;

D1 — выбор ПЗУ Теневого Сервис-Монитора;

D2 — в настоящее время не используется;

D3 — используется для вывода no RS-232C

04 -— расширение ОЗУ; установленный разряд подключает в область адресов COOOh—FFFFh страницу ОЗУ с номером от 8 до
15. Конкретный номер страницы определяется разрядами DO—D2 порта 7FFDh;

D5 — сигнал стробирования для интерфейса CENTRONICS, для формирования стробирующвто импульса надо программно
сформировать в этом разряде единичный импульс:

D6— в настоящее время не используется;

D7 — в настоящее время не используется.

При сбросе все разряды порта 1FFDH устанавливаются в 0. Обращение к этому порту может происходить только на уровне
машинных кодое. Запись любой информации при помощи оператора Basic OUT приведет либо к сбросу, либо к зависанию компьютера.
Исключение составляет управление разрядом D2 и 05.

3. Порт 0FFh(255>— порт текущих атрибутов экрана. Выборка порта происходит при М1-, аО, а1, а2, а5, DOS- = лог. 1; IORQGE- =
лог. 0. При чтении из порта OFFh процессор Z60 осуществляет ввод значения атрибута того знакоместа, отображение которого
происходит на экране дисплея в обращения к порту FFh. Если в момент чтения происходит отображение бордюра(сигнал BRD- = 0.
см.рис.1), то вводится значение Offh. Аналогичные данные будут вводится в МП, если будет выполнена команда чтения из любого
несуществующего порта, то есть порта с таким адресом, что он не подходит ни под одну маску выбора ни на плате «Scorpion», ни на
платах периферии, подключенных к Scorpion ZS 256. Если будет происходить обращение к порту ввода отсутствующему на плате
Scorpion, но имеющемуся на периферийной плате, последняя выставляет уровень лог.1 на проводе (ORQGE-, блокируя тем самым
обращение к порту FF. Этот порт введен в плату компьютера для обеспечения более полной программной совместимости с
компьютером ZX Spectrum 46.

4. Порт OFEh (254)—

Чтение: Выборка порта происходит при М1-, а1. а2, а5, DOS- = лог. 1; аО, tORQGE-, RD- = nor. 0.
D0. D4 — ввод данных клавиатуры;
D6 — ввод данных с магнитофона;
D5 — используется для ввода no RS—232С;

D7 — используется для анализа сигнала BUSY интерфейса CENTRONICS.

Запись: Выборка происходит при в1, а2, а5, DOS- = лог. 1; АО, IORQGE-.WR- = лог. 0.

5. Порт 01Fh (31)—чтение данных от KempstorvДжойстика. Выборка порта происходит при М1-,а0, а1, а2, DOS- = яог. 1; а5,
IORQGE-, RD- = лог. 0. Распределение разрядов стандартное.

6. Порт данных принтера (CENTRONICS) — OFFDDh ($5501). Выборка порта происходит при еО. а2 = лог. 1; в1, a5,WR-, IORQGE-
= лог. 0. В этот порт происходит запись кода символа, выдаваемого на принтер. Возможно использование этого порта для других
целей в качестве дополнительного канала вывода, например, для нестандартного расширения клавиатуры, для управления
дополнительными периферийными устройствами без использования системного разъёма и т. д. Необходимо отметить, что встроенное
в компьютер программное обеспечение использует этот порт, как порт данных принтера.

7. Порты музыкального сопроцессора AY-3-8S12. Эта микросхема содержит в себе 16 регистров, выбор которых осуществляется
путем записи номера регистра в порт OFFFDh (6SS33), а затем чтением содержимого этого регистра по тому же адресу, либо записью
нового содержимого выбранного регистра по адресу OBFFDh (*9149). Выбрав номер регистра один раз, можно затем сколько угодно
раз записывать/считывать информацию в/из него. И только при переходе к другому регистру требуется переустановить его адрес
путем записи а порт OFFFDh. Выборка портов происходит при М1-, аО, а2, а5, а14. а15 — лог. 1; а1, IORQGE- » лог. О. Дополнительно,
сигналы а14 и WR- определяют по какому из отведенных музыкальному сопроцессору адресов и какая операция (чтение или запись )
выполняются.

8. Порты системы TR-DOS. Эти порты становятся доступными только при переходе в систему TR-DOS (сигнал DOS- — лог. 0), при
этом отключаются все вышеперечисленные порты за исключением портов, оканчивающихся на OFDti (у которых адрес А1 равен лог.
«О»). Выборка портов контроллера TR-DOS происходит при IORQGE-, DOS- = лог. О, М1-. аО, а1 = лог. 1.; Разряды а5, аб. а7
определяют конкретны» адрес порта.

Порт 01Fh (31)— регистр команд/состояния 1818ВГ93;
Порт 03Fh (63)— регистр дорожки 1818ВГ93;
Порт OSFh (95)— регистр сектора 1618ВГ93;
Порт OTFh (127)— регистр данных 1816ВГ93
Порт 0FFh(255) —

Запись? системный регистр TR-DOS:
DO — номер дисковода
D1 — не используется
02 —сброс 1818ВГ93
D3 — готовность
04 — выбор стороны дискеты
D6 — метод записи (1 — FM; 0 — MFM).

Чтение: состояние сигналов DRQ и INTRQ Ш88Г93:
D6 — состояние сигнала DRQ (36 вывод 1818ВГ93);
D7 — состояние сигнала iNTRQ (39 вывод 1816ВГЭЗ).

7.4.2. Распределение памяти

Компьютер Scorpion ZS256 имеет в своем распоряжении 64 Кб ПЗУ (128, 256 или 2*256 Кб для Профессионального ПЗУ) и 256 Кб
ОЗУ, разделенных на страницы по 16 Кб. Одна из страниц ПЗУ расположена в адресном пространстве от 0 до 3FFFh. В качестве ПЗУ
обычно используется микросхема 27512 (либо 27010, 27020, 27040 для ПрофПЗУ). Внутри ПЗУ страницы расположены в следующем
порядка: Basic 128, Basic 48, Monitor, TR-DOS. Страница Monitor предусмотрена для включения Сервис-Монитора В ПрофПЗУ все
дополнительные страницы используются под нужды Теневого Сервис-Монитора. Переключением дополнительных страниц ПрофПЗУ
занимается специализированный диспетчер памяти, установленный на плате ПрофПЗУ. Его основное назначение обеспечить
работоспособность микросхем ПЗУ большого обьема (до 1 Мб) при помощи сигналов предназначенных для ПЗУ 27512 (64 Кб).

ОЗУ компьютера разделено на 16 страниц. Страницы с номерами от 0. 7 работают точно также, как и в ZX Spectrum 128 —
страница 5 всегда расположена в области адресов 4000—7FFFh, страница 2-е области BOOOh—BFFFh, а в области COOOti—FFFFh
может находиться пюбая из страниц с номером 0. 7, в зависимости от разрядов DO—D2 порта 7FFDh. Другие 6 страниц ОЗУ с
номерами от 8 до 15 могут подключаться в область COOOh—FFFFh при записи единицы в разряд D4 порта расширения компьютера
IFFDti. Например, странице с номером 6, соответствует код 110 в разрядах D2. D0 порта 7FFDh и 0 в разряде D4 порта iFFDh; после
записи единицы в разряд D4 порта расширения (IFFDh) в области СООО—FFFFh окажется страница 14 (6+6=14). Кроме этого, на плате
предусмотрена возможность отключения ПЗУ и подключения на аго место 0-ой страницы ОЗУ(или 8-ой страницы). Для этого
необходимо в разряд DO порта IFFDh записать 1. При выполнении этой операции необходимо помнить о корректной работе системы
прерываний.

Для того, чтобы вся вышеприведенная информация воспринималась наглядно, приводим подробные схемы отдельных
функциональных узлов компьютера Scorpion ZS 256, и прежде всего тех, которые имеются только в нем.

На рис. 1. приведена схема основного системного дешифратора. Он предназначен для формирования сигналов записи/чтения во
все порты ввода/вывода, для формирования сигнала CSFD(Bbi6opna дешифратора портов с адресом, оканчивающимся на FD), для
разделения обращений к ПЗУ и ОЗУ. Как видно из схем обращение ко всем портам ввода/вывода происходит если одновременно
IORQGE- = 0 и М1- =1, что важно для обеспечения правильной работы цикла подтверждения прерываний типа IM2. Резисторы R56
«R57 служат для обеспечения синхронной работы и в то же время разделения сигналов CSR- и RDR-(R56) и IORQ- и IORQGE-. При
повторении данной схемы или доработке другой схемы до этой, следует учитывать, что для надежной работы компьютера необходимо
использовать ИМС 555 или, еще лучше , 1533серии, так как они имеют невысокие входные токи по логическим входам. Использование

резисторов совместно с такими ИМС не приводит к выходу уровней сигналов после резисторов за пределы допустимых границ, и в то
же время, позволяет надежно развязать сигналы на разных выводах резисторов, в те моменты, когда эти сигналы имеют различное
значение.

На рис. 2 приведены схема дешифрации и построения системных портов 7FFDh и IFFDh, коммутатор адресов А14 и А16, в
зависимости от страницы ОЗУ, подключаемой в верхнюю область памяти, схемы, отвечающие за переключение различных банков
ПЗУ< по 16 Кб, внутри пространства е 64 Кб),схемы перехода в ПЗУ TRDOS и обратно, а также мультиплексор сигналов для старшего
адресного сигнала ИМС ОЗУ — МА8. Для того что бы на вашем измененном компьютере заработало Проф.ПЗУ для Scorpion ZS 256,
необходимо точно повторить эти схемы. Имеется ввиду точное соответствие логики работы вашей схемы и схемы Scorpion-a.

Остановимся более подробно на работе всех этих узлов. На микросхемах D64 и D66 ( здесь и далее приведена нумерация
микросхем, используемая в схеме НПО Графи ка-М) собран селектор окна 3DG0 -3DFFh, через которое происходит переключение
триггера DD50A между TR DOS и SOS ( Spectrum Operation System, в более конкретно Basic-ом 48). Цепочка R64 и С17 необходима
для устранения возможных «иголок» на выходе DD64. При переключении в TRDOS на выходе DD58.1 устанавливается сигнал DOS=1.
Этот сигнал выводится также на внешний системный разьем плеты Scorpion и используется, как правило, для разделения портов
ввода/вывода, принадлежащих контроллеру дисководов и не принадлежащих ему. Вторым способом переключения триггера DD56.1 в
TRDOS является нажатие кнопки «Magic» . По этой действительно волшебной кнопке в Scorpion ZS 256 сделан выход в Теневой
Сервис-Монитор. При нажатии кнопки «MAGIC» происходит установка лог. О на входе D триггера D58.2. Как только произойдет выборка
кода команды из ОЗУ(цикл М1), на проводе RAMM1 сформируется отрицательный импульс и по его охнчанию произойдет
переключение триггера D58.2 в 0, и начнется цикл немаскируемого прерывания центрального процессора. Резистор R56 необходим
для того, чтобы на проводе NMI лог.О мог появиться и от другого источника, например, от какого-нибудь периферийного устройства,
поскольку провод NMI выведен на системный разьем. После начала цикла обработки NMI на проводе RAMM1 появляется второй
импульс, по окончании которого происходит установка триггера D5S.1 в лог. 1 и переход в систему TRDOS, на адрес 066Ь(так устроен
механизм обработки NMI в 780). Как только произойдет чтение из ПЗУ по адресу 066h, на проводе RDR- ( чтение из ПЗУ) появится
лог.О и триггер D56.2 переключится в состояние лог. 1, тем самым закончится сигнал NMI-. Если в вашем компьютере уже есть
контроллер дисковода, то описанная выше схема в том или ином виде присутствует. Постарайтесь ее найти и убедиться, что логика ее
работы совпадает с вышеописанной. Если, обнаружите отличия, то постарайтесь их устранить. Без правильной работы узла обработки
кнопки Magic, невозможно будет правильно выпопнять выход в Теневой Сервис Монитор. Для информации сообщаем, что триггер
D58.1 собран в компьютере Profi на двух элементах 2И-НЕ (D32 по фирменной схеме Profi), причем сигнал DISK эквивалентен сигналу
DOS в схеме Scorpion. В компьютере NEXT это триггер D8, а сигнал SROM1 — это ситап DOS в Scorpion ZS 256 Аналогичный триггер
есть и Pentagon 128. В других компьютерах найти триггер эквивалентный D58.1 также очень просто. Необходимо в схеме контроллера
TR DOS найти микросхему ЛА2, а затем пройти по цепочке логических элементов, подключенных к выходу ЛА2. После 2—4 элементов
вы найдете RS- триггер, собранный либо на микросхеме ТМ2, либо на логике типа 555ЛАЗ. Этот триггер и будет эквивалентен триггеру
D58.1. Сигнал эквивалентный сигналу DOS будет на том выходе найденного триггера, который устанавливается в лог.1 при появлении
пог.О на выходе ПА2. Назначение разрядов порта 7FFDh абсолютно совпадает с тем, как это сделано в ZX Spectrum 128.+2А.+3 и
поэтому подробно не рассматривается. Заметим, что в Scorpion ZS 256 как и в этих компьютерах разряды D6 и D7 не используются.
Также не используются эти разряды и во втором системном порту IFFDh. Это необходимо как раз для корректной работы сданными
портами по укороченному адресу FDh. При использовании укороченной адресации на старшую часть шины адреса МП выдает
содержимое данных, записываемых в адресуемый порт. Поскольку значение двух старших разрядов записываемых данных в этом
случае влияет на то, какой из портов будет выбран, в самих портах эти разряды должны быть незадействованы, чтобы дать
возможность доступа к любому из четырех портов: FFFDh, BFFDh( порты AY8910/12), 7FFDh, IFFDh. Отсюда можно сделать аывод,
что использование двух старших разрядов во всех этих портах крайне нежелательно, особенно для расширения ОЗУ, как это часто
предлагается (например, в схемах от В.М.Г. из Украине).


Далее остановимся на работе и назначении разрядов порта IFFDh. Это второй системный порт Scorpion ZS 256. Его назначение
—это управление отдельными системными ресурсами компьютера. Как показал анализ схем наиболее популярных компьютеров, этот
порт присущ только Scorpion-y, поэтому при доработке вашего компьютера придется поставить сам порт( ИМС 1533ТМ9), схемы его
дешифрации, а также схемы, подключенные к выходам этого порта. Исключением является компьютер KAY-256. Поскольку сам порт и
его дешифрации совпадают со Scorpion-oM, пользователям KAY придется добавить пишь некоторые схемы на выходе порта.
Остановимся более подробно на назачении отдельных разрядов порта IFFDh (D49, рис.2)

Разряд DO — отвечает эа блокировку ОЗУ в адресном пространстве О— 3FFFh. Если он установлен в 1, то в этом адресном
пространстве вместо одного из выбранных банков ПЗУ будет находится ОЗУ (либо 8-ая, либо 0-ая страницы). Это необходимо прежде
всего для обеспечения работы некоторых операционных систем: СР/М, МикроДос, IS DOS (версия Shick), в которых ядро системы
находится в младших адресах, то есть » под ПЗУ Резистор R63, стоящий между проводом RB и выходом разряда DO порта IFFDh,
дает возможность совместить программную и аппаратную (через системный разьем) блокировку ПЗУ.

Разряд D1— предназначен для быстрого перехода в ту область ПЗУ, которая отведена под Таневой Сервис Монитор. При
установке в этом разряде лог. 1, происходит установка лог. 0 на проводе CS27 и лог.1 на проводе CS1, независимо от других сигналов,
влияющих на выбор частей ПЗУ (это сигналы ROM1 и DOS-). Провода CS27 и CS1 подключены соответственно к выводам 27 и 1
системного ПЗУ 27512(см.рис. 4), При комбинации 01 на проводах CS27 и CS1 будет выбран Банк-2 ПЗУ (отсчет ведется от 0-го
банка), а это и есть банк для Теневого Сервис-Монитора. Назначение банков ПЗУ в Scorpion ZS 256 следующее: БанкО: Basic48, Банк-
1: Basic -128, Банк-2: Теневой монитор, БанкЗ: — TR DOB.

Разряд D2 —не используется.

Разряд D3 — используется для передачи no RS237C (формирование сигналеТхО). Для обеспечения работы Проф.ПЗУ — не

Разряд 04 — предназначен для выбора старших 8 (из 16) страниц ОЗУ. При установке лог.1, происходит подключение в адресное
пространство МП СООО—FFFFh страницы с номером на 8 большим, чем было до этого.

Разряд D5 — используется для формирования сигнале Strobe- для интерфейса Centronix. Для того, чтобы программно
сформировать сигнал Strobe-, необходимо в этом разряде сформировать единичный импульс, т.е. снэчела вывести 1, а затем 0.
Данный разряд никак на ипользуется для обеспечения работы Проф.ПЗУ, но советуем все же сделать необходимые доработки,
связанные с этим сигналом и с сигналом BUSY (см.рис.5), поскольку после этого вы получите возможность использовать интерфейс
принтера, используемый в Scorpion ZS 256, а следовательно и многие сервисные возможности по работе с принтером, имеющиеся в
Теневом Сервис -Мониторе и программах, написанных под Scorpion ZS 256. При этом следует не забыть подключить сам порт данных
для принтера (в Scorpion ZS 256 используется регистр на ИМС 555ИР23, —на схемах не показан), запись в который производится по
сигналу WRPRT- (см .рис. 1),

Разряды D6, D7 — как уже было сказано, не используется.

Две половинки мультиплексора КП12 работают независимо друг от друга и предназначены для разных целей. Верхняя по схеме
(рис, 1) половинка служит для формирования старшего адресного сигнала МА8 для ИМС ОЗУ(565РУ7).

Другие адресные сигналы МАО—-МА7 для ОЗУ формируются при помощи мультиплексоров DD15—19 (см. рис. 6). Лучше всего
использовать ИМС 1533КП11. Данная схема и распределение адресов процессора, сигналов TV развертки (Н2—H7,V0—V7) в
основном совпадают со схемой Ленинграда-1 («ЗОНА») и «Композита», но есть и отличия, связанные с использованием ИМС Е65РУ7 и
необходимостью их правильной регенерации. Поэтому при выполнении доработок советуем Вам досконально сравнить схему вашего
компьютера и приведенную на рис. 1 и 6, и сделать необходимые изменения. Проверить правильность подачи сигналов на
мультиплексоры вы можете, используя таблицу распределения адресов, поступающих на адресные входы ОЗУ МА0. МА8. При
рассмотрении таблицы следует понимать, что в колонках под названием RAS- и CAS- находятся те сигналы, которые поступают на
соответствующие выводы ОЗУ в момент отрицательного фронта сигналов RAS- и CAS-

Глава 6 выборка из пзу

Память может быть внутренней и внешней. Внешней называют память на магнитных, оптических дисках, лентах и т.п. Внутренняя память выполняется, чаще всего, на микросхемах. Внутренняя или основная память может быть двух типов: оперативное запоминающее устройство (ОЗУ) или ЗУ с произвольной выборкой (ЗУПВ) и постоянное ЗУ (ПЗУ). ОЗУ, кроме того, обозначается — (RAM, Random Access Memory), а ПЗУ — (ROM, Read Only Memory). Получила также распространение Флэш(Flash) память, имеющая особенности и ОЗУ и ПЗУ и энергонезависимая память (Nonvolatile — NV). Последнее название условно, так как ПЗУ и Флэш память, также энергонезависимы. В ОЗУ коды в соответствии с решаемыми задачами постоянно изменяются и полностью пропадают при выключении питания. В ПЗУ хранятся управляющие работой ЭВМ стандартные программы, константы, таблицы символов и другая информация, которая сохраняется и при выключении компъютера. ОЗУ подразделяются на статическую память (SRAM), динамическую (DRAM), регистровую (RG). ПЗУ могут быть: масочными — запрограммированными на заводе изготовителе (ROM), однократно-программируемыми пользователем ППЗУ (PROM или OTP), многократно-программируемыми (репрограммируемыми) пользователем РПЗУ с ультрафиолетовым стиранием (EPROM) или c электрическим стиранием (EEPROM,Flash). Широкое распространение нашли также программируемые логические матрицы и устройства (PLM, PML, PLA, PAL, PLD, FPGA и т.д.) с большим выбором логических элементов и устройств на одном кристалле.

В зависимости от типа ЗУ элементом памяти (ЭП) может быть: триггер, миниатюрный конденсатор, транзистор с «плавающим затвором», плавкая перемычка (или ее отсутствие). Упорядоченный набор ЭП образует ячейку памяти (ЯП). Количество элементов памяти в ячейке (длина слова) обычно кратно 2 n (1,4,8,16, 32,64..), причем величины свыше 8-ми достигаются, обычно, группировкой микросхем с меньшим количеством ЭП. Количество ЭП в ЯП иногда называется длиной слова. Основными характеристиками микрсхем памяти являются: информационная емкость, быстродействие и энергопотребление. Емкость ЗУ чаще всего выражается в единицах кратных числу 2 10 = 1024 = 1K. Для длины слова равной биту (одному двоичному разряду) или байту (набору из восьми бит) эта единица называется килобит или килобайт и обозначается Kb или KB.

Каждой из двух в степени «n» ячеек памяти однозначно соответствует «n»- разрядное двоичное число, называемое адресом ЯП. Например, адресом 511-ой ячейки будет число 1 1111 1111(BIN) = 511(DEC) = 1FF(HEX). В программах адреса употребляются в 16-ном формате. Емкость ЗУ часто выражается произведением двух чисел 2 n * m, где 2 n — число ячеек памяти, а m — длина слова ячейки, например 8K * 8 (м/с 537РУ17), т.е. 8192 ячейки размером в один байт. В некоторых справочниках для этой же микросхемы приводится обозначение емкости одной цифрой 64Kбит, что никак не отражает внутреннюю организацию этой микросхемы, такую же емкость могут иметь м/с с организацией 16K * 4, 64K * 1 и т.д.

5.1 ОЗУ СТАТИЧЕСКОГО ТИПА

В качестве элемента памяти используется простейший D-триггер защелка. В микросхеме 537РУ10 каждая ЯП состоит из восьми триггеров и располагаются ячейки на кристалле в виде прямоугольной матрицы.

На рисунке приведены обозначения: n-адресных входов (A0 .. An-1), DIO — двунаправленная восмиразрядная шина данных, вход разрешения выходов —

OE, вход выбора микросхемы —

CS и вход разрешения записи —

WE, который часто обозначают по другому —

WR/RD, подчеркивая этим, что при низком значении сигнала на этом входе производится запись байта, а при высоком уровне — чтение. EO, DI, WR — внутренние сигналы вырабатываемые блоком управления чтением/записью/хранением. Доступ к произвольной ЯПj производится с помощью прямоугольного дешифратора, состоящего из двух обычных дешифраторов, причем k-адресных линий заводится на дешифратор столбцов (DCc), а оставшиеся n-k линий подключены к дешифратору строк (DCr). Количество строк и столбцов будет соответственно равно 2 n-k и 2 k , т.е. общее количество, обслуживаемых ЯП, равно 2 k * 2 n-k = 2 n .

На рисунке внизу показан фрагмент внутренней структуры микросхемы, по которому можно проследить основные режимы ее работы. Здесь же дано условное обозначение микросхемы.

На рисунке схемы с открытым коллектором и третьим состоянием обозначены ОК и Z — соответственно. Точками выделен один (j-ый) из восьми элементов i-ой ячейки памяти. Схема И с номером i = (r * 2 k + c) является одним из 2 n выходных узлов прямоугольного дешифратора, где r и c — номера строк и столбцов матрицы. Инверсный вход (C)hip (S)elect —

CS, во всех микросхемах, где он встречается, служит для приведения схемы в рабочее состояние низким уровнем сигнала на этом входе.

CS = 1 (пассивный уровень), микросхема — не выбрана и операции с ней производить невозможно. Из рис. видно, что в этом случае на L-входе D-триггера — ноль, запись невозможна и триггер хранит ранее записанный бит. Прочитать выходной код — Q тоже нельзя, т.к. на прямом входе EO разрешения выхода запрещающий нулевой сигнал и вход/выход DIOi находится в третьем состоянии.

CS = 0, схемы ИЛИ-НЕ разблокируются и дальше все зависит от значений сигналов

В режиме записи сигнал

WE = 0. Поэтому независимо от значения сигнала

OE на входе схемы, внутренний сигнал EO, тоже равен 0, и чтение данных во время записи невозможно. На верхнем входе элемента Иi — единица и, если на адресных входах код An-1,An-2. A1,A0(BIN) = i(DEC), то сигналы на линиях Yr и Yc тоже равны 1 и триггер ij прозрачен для записи входной информации DIOj.

В режиме чтения

OE=0 и при Yr=Yc=1, выходной сигнал

Q после инверсии элементом Иij с открытым коллектором проходит на выход DIOi.

Следует обратить внимание на то, что выходы всех 2^n j-ых элементов памяти должны подключаться к общему j-му выводу микросхемы — DIOj. Такое объединение выходов возможно с помощью схемного либо монтажного И(ИЛИ). Монтажное И(ИЛИ) не требует дополнительных схем и может выполняться на элементах с открытым коллектором или с третьим состоянием. Внутри рассматриваемой схемы j-е выходы ЭП объединены на общем резисторе Rj, служащем нагрузкой элементов И-НЕij с открытым коллектором.

Для увеличения информационной емкости,отдельные микросхемы группируются в банки и их одноименные выходы должны объединяться. По этой причине выходы всех микросхем памяти также выполняются с открытым коллектором либо с третьим состоянием.

В ЭВМ статическое ОЗУ используется в быстродействующей Cash-памяти.

5.2 ОЗУ ДИНАМИЧЕСКОГО ТИПА

В качестве элемента памяти используется микроконденсатор в интегральном исполнении, размеры которого значительно меньше D-триггера статической памяти. По этой причине, при одинаковых размерах кристалла, информационная емкость DRAM выше, чем у SRAM. Количество адресных входов и габариты должны увеличиться.Чтобы не допустить этого, адресные линии внутри микросхемы разбиваются на две группы, например старшая и младшая половина. Две одноименные k-линии каждой группы подключаются к двум выходам внутреннего k-го демультиплексора «1 в 2», а его вход соединяется с k-ым адресным входом микросхемы. Количество адресных входов, при этом уменьшается в два раза, но зато передача адреса в микросхему должна производиться, во-первых в два приема, что несколько уменьшает быстродействие, и во-вторых потребуется дополнительный внешний мультиплексор адреса.В процессе хранения бита конденсатор разряжается. Чтобы этого не допустить заряд необходимо поддерживать.

Суммируя, можно перечислить чем отличается динамическое ОЗУ от статического: 1)мультиплексированием адресных входов, 2)необходимостью регенерации хранимой информации, 3)повышенной емкостью (до нескольких Мбит), 4)более сложной схемой управления. На рисунке внизу приведено условное обозначение м/с 565РУ7 емкостью 256K*1 (2 18 K) и способ подключения 18-ти линий адреса к девяти адресным входам с помощью 9-ти мультиплексоров «2 в 1», например трех счетверенных селекторов-мультиплексоров типа 1533КП16.

Элементы памяти расположены на кристалле в виде матрицы 512 * 512 = 2 9 * 2 9 , управляемой двумя линейными дешифратороми строк и столбцов, каждый с 9-ю адресными входами. Если сигнал строка/столбец

R/C на входе выбора S мультиплексора, равен нулю, то A(0..8) = Y(0..8) и в микросхему передается адрес строки. Этот адрес фиксируется отрицательным фронтом строба адреса строк

R/C = 1 на выходы мультиплексора передается адрес столбцов A(9..17), который защелкивается отрицательным перепадом строба адреса столбцов

WE управляет записью/ чтением. Оперативная память персональных ЭВМ — (SIMM, EDO, SDRAM..) является динамической памятью. Время обращения к ней меньше 10нс, а емкость достигает 256M в одном корпусе.


5.3 РЕПРОГРАММИРУЕМОЕ ПЗУ

Микросхемы РПЗУ допускают многократное, до сотен тысяч, циклов перепрограммирования на рабочем месте пользователя. Это свойство обеспечивается применением ЭП на МОП транзисторах с «плавающим затвором». Толщина изоляции «плавающего затвора» порядка 200 ангстрем. Информация считается стертой, если на выходах всех ЭП высокий уровень сигнала. В режиме программирования, на выбранный по адресной шине ЭП, куда необходимо записать ноль, подается импульс. Стирание осуществляется УФ-излучением (EPROM), либо электрически (EEPROM). При этом все ячейки переводятся в состояние «1». Записанная информация сохраняется в течение нескольких лет. Одной из м/с этого типа является EPROM 573РФ2 с организацией (2К * 8) и тристабильными выходами.

В Flash-памяти толщина изоляции «плавающего затвора» менее 100 ангстрем, поэтому при перепрограммировании используется туннельный эффект.

5.4 ОДНОКРАТНО ПРОГРАММИРУЕМЫЕ ПЗУ ППЗУ (PROM,OTP)

в качестве элементов памяти имеют набор плавких перемычек, которые в процессе программирования пережигаются импульсами тока. На рис.75 приведена схема ППЗУ.

Для любого значения адресных сигналов найдется единственный выход дешифратора «i» на котором сигнал Yi = 1, на остальных выходах будут нули. Потенциал базы j-транзистора будет зависеть в этом случае только от наличия или отсутствия перемычки fi. Если перемычка есть (fi=1), то на базе высокий уровень сигнала, транзистор открыт и выходной сигнал DOj = 0. Если перемычки нет (fi=0),то DOj=1.Пережиганием перемычек в соответствующих j-битах всех адресов, в микросхему записывается программа и/или данные. Выходной сигнал дешифратора Yi = mi, где mi-минтерм входных переменных A0..An-1.Транзистор с перемычками выполняет роль ИЛИ-НЕ, поэтому сигнал

Ak, если Ak во входном наборе равна 0 и /Ak = Ak, если Ak = 1. Эти формулы соответствуют формулам СДНФ (12), поэтому с помощью ПЗУ с n-адресными входами и m-выходами можно реализовать любые m-логических функций с n-переменными (учитывая инверсию сигнала выходным каскадом).

5.5 ЭНЕРГОНЕЗАВИСИМАЯ ПАМЯТЬ (NVSRAM)

Всякая память сохраняющая данные при отключении внешнего источника питания может считаться энергонезависимой — NonVolatile Memory, однако этот термин больше утвердился за статической оперативной памятью:

с встроенной в микросхему литиевой батарейкой большой емкости .

с дополнительной EEPROM на том же кристалле, причем обмен данными между SRAM и EEPROM производится либо программно либо автоматически при падении/восстановлении напряжения

5.6 УВЕЛИЧЕНИЕ РАЗРЯДНОСТИ ЯЧЕЙКИ ПАМЯТИ (СЛОВА)

Если требуется хранить данные размером в n-бит, а длина слова ячейки памяти m-бит (n>m), то прибегают к наращиванию длины слова. Делается это путем объединения n/m — микросхем в группы, причем все одноименные входы, кроме информационных, соединяются между собой. Например, если требуется динамическая память емкостью 256K с длиной слова равной байту, то необходимо объединить 8 / 1 = 8 микросхем типа 565РУ7, как это показано на рис.

5.7 УВЕЛИЧЕНИЕ КОЛИЧЕСТВА ЯЧЕЕК ПАМЯТИ

Увеличение адресного пространства ЗУ в 2 k раз требует столько же микросхем памяти и «k» дополнительных линий адреса, к уже имеющимся «n»линиям An+k-1, . .An+0, An-1, An-2, . A1, A0. Дополнительные адресные линии An+k-1 .. An+0 должны разбивать требуемое адресное поле на 2 k неперекрывающихся интервалов, покрываемых объемом памяти каждой отдельной микросхемы. Для решения этой задачи требуется дополнительный дешифратор «k в 2 k «. Например, если нужен блок ПЗУ емкостью 2K*4, то потребуется 8 микросхем 256*4 типа 541РТ1 и один дешифратор «3 в 8», как показано на рис.

Одноименные j- е выходы микросхем с открытым коллектором соединены с общим нагрузочным резистором Rj. Три старших дополнительных бита адреса A10,A9,A8 выбирают одну из восьми микросхем, а восемь младших бит адреса выводят содержимое одной из 256-ти ячеек памяти на шину данных (ШД).Пусть на шину адреса (ША) поступил код A10..A0 = 11000011010 = 61A. На всех выходах дешифратора, кроме шестого (A10..A8 = 110 =6) будет высокий уровень. Нулевой сигнал

OE1 шестой микросхемы разрешит прохождение записанной информации на выходы, а код 1 1010 = 1A(HEX) = 26(DEC) на адресных входах A7..A0 извлечет содержимое 26-ой ЯП и поместит его на четыре линии шины данных (ШД).

Особенностью метода является необходимость объединения по ИЛИ(И) одноименных выходов микросхем. Это можно выполнить или подключением одноименных выходов к 2 n — входовым схемам ИЛИ(И) для каждого разряда, или выполнять выходные структуры микросхем памяти по схеме допускающей монтажное ИЛИ(И) с открытым коллектором или с третьим состоянием, что целесообразней. По этой причине все микроросхемы памяти выпускаются с такими выходами.

5.8 ПРОГРАММИРУЕМЫЕ ЦИФРОВЫЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

Проектирование современных цифровых устройств невозможно без использования программируемых цифровых ИС (ПЦИС). Они обладают следующими преимуществами перед дискретными элементами: 1)Уменьшение габаритов устройства, 2)Увеличение быстродействия, 3)Повышение надежности, 4)Защита от копирования результатов разработки, 5)Беспрецедентная скорость разработки и модификации проекта, 6)Разработку и модификацию устройства может вести потребитель на своем рабочем столе.

СТРУКТУРА ПЦИС

Схемные характеристики большинства ПЦИС основаны на реализации диз’юнктивной нормальной формы (ДНФ) с помощью элементов И,ИЛИ,ИСКЛЮЧАЮЩЕЕ ИЛИ и инверторов. В состав ПЦИС входят также триггеры, мультиплексоры конфигурации буферы (прямые, инверсные, тристабильные) и программируемые перемычки. Потребительские свойства разрабатываемой потребителем схемы складываются, т.о. из жесткой топологии, закладываемой на заводе и из схемных особенностей проекта программируемых разработчиком (потребителем). Основой ПЦИС является набор матриц И и ИЛИ и макроячеек, включающих триггеры, буферы входов/выходов, элементы управления и обратные связи. Укрупненная структурная схема ПЦИС показана на рис.1.

Входы элементов И матрицы И принято обозначать на схемах (не по ГОСТ’у между прочим) как на рис.2 слева. В середине то же по ГОСТ.

В незапрограммированном виде пермычки находятся на месте. Удаляя (значок X) с помощью программатора перемычки можно получить любое логическое произведение (терм) входных переменных. На рис.2 перемычка от линии x1 до соответствующего входа И удалена. Обычно на входы матриц И заводятся не только прямые, но и инверсные значения переменных. Выходы матриц И, как и положено в ДНФ подключаются к элементам ИЛИ. Внимательно изучите рис.3 и особенно обозначение пересечений без соединения и с соединением проводников.

Выход элемента ИЛИ подключен через управляемый инвертор/повторитель, выполненный на ИСКЛ.ИЛИ (=1), во-первых к входу триггера, во-вторых через мультиплексор MUX1 и управляемый тристабильный буфер к выходу.

Если буфер переведен в третье состояние сигналом E, внешний вывод микросхемы «выход/вход» может служить входом. Через MUX2, также может заводиться сигнал обратной связи с выхода триггера. Cигналы от перемычек F(use)1 и F(use)2 поступают на управляющие входы мультиплексоров «2->1» обеспечивая подключение одного из двух входов к единственному выходу, каждого MUX. Программирование ПЦИС под конкретную задачу может многократно производиться конфигурированием перемычек с помощью специальных программаторов под управлением САПР.

5.9 ЗАДАЧИ И УПРАЖНЕНИЯ

Для приведенной на рисунке микросхемы памяти дайте ответ на три вопроса: а) какой тип памяти изображен на рисунке — ram или rom? б) укажите емкость памяти (количество ячеек) в) чему равна длина слова у этой микросхемы в битах?

Пояснения : 1)Микросхема имеет три управляющих входа: выбор микросхемы

CS, разрешение выходов

OE и разрешение записи

WR, последний вход и определяет принадлежность микросхемы к ОЗУ (ram). 2)Наличие двух адресных входов свидетельствует о 2^2 ячейках памяти. 3)Две линии данных соответствуют длине слова = 2

Найдите логическую функцию на выходе Y матрицы И,ИЛИ ПЦИС.

Пояснения : По принятым в зарубежной литературе обозначениям пред нами две трехвходовых схемы И выходами, подключенные к двум входам ИЛИ. X — обозначает отсутствие перемычки в данном месте. Поэтому ответ: x0*x2 + x0*x1.

Найдите логическую функцию на выходе Y.

Пояснения: На рисунке показаны только задействованные элементы И в каждой макроячейке. Выходной буфер у каждой макроячейки инвертирующий. Поэтому верхняя матрица И,ИЛИ реализует функцию Yi =

h). Сигнал Yi является входным для нижней схемы И, но не поступает на вход верхней, так как сответствующая перемычка разомкнута. Далее продолжите решение самостоятельно. Не забывайте про соотношение двойственности (Де Моргана)!

Глава 6 выборка из пзу

Часовой пояс: UTC + 3 часа [ Летнее время ]

ПРЯМО СЕЙЧАС:

Информация

Запрошенной темы не существует.

Часовой пояс: UTC + 3 часа [ Летнее время ]

Илон Маск рекомендует:  Faq преобразование текста oem ansi
Понравилась статья? Поделиться с друзьями:
Кодинг, CSS и SQL